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/ NetNews Usenet Archive 1992 #19 / NN_1992_19.iso / spool / comp / arch / 9163 < prev    next >
Encoding:
Text File  |  1992-09-01  |  1.2 KB  |  26 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!munnari.oz.au!cs.mu.OZ.AU!munta.cs.mu.OZ.AU!zs
  3. From: zs@munta.cs.mu.OZ.AU (Zoltan Somogyi)
  4. Subject: Re: Multi threaded CPUs
  5. Message-ID: <9224618.12185@mulga.cs.mu.OZ.AU>
  6. Sender: news@cs.mu.OZ.AU
  7. Organization: Computer Science, University of Melbourne, Australia
  8. References: <1811llINN3ci@usenet.INS.CWRU.Edu> <BtxGvn.8MH@pix.com> <BtxHG0.8rz@pix.com>
  9. Date: Wed, 2 Sep 1992 08:59:06 GMT
  10. Lines: 14
  11.  
  12. stripes@pix.com (Josh Osborne) writes:
  13. >A little while ago I read about a RISC CPU (SPARC I think) that some
  14. >researchers had designed.  It had a cache of threads (I got the impresion
  15. >that that includes registers, and posabble MMU state as well), four in
  16. >the current chip, and when there was a pipe stall the execution would just
  17. >switch to another thread.
  18.  
  19. The paper you are looking for is in the proceedings of the 1990 International
  20. Symposium on Computer Architecture, on page 104. It is by Agarwal, Lim, Kranz
  21. and Kubiatowicz, and its title is "APRIL: a processor architecture for
  22. multiprocessing". It describes the MIT Alewaife machine.
  23.  
  24. Zoltan Somogyi <zs@cs.mu.OZ.AU>
  25. Department of Computer Science, University of Melbourne, AUSTRALIA
  26.