home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #18 / NN_1992_18.iso / spool / comp / unix / sysv386 / 13370 < prev    next >
Encoding:
Text File  |  1992-08-19  |  3.1 KB  |  67 lines
  1. Newsgroups: comp.unix.sysv386
  2. Path: sparky!uunet!cs.utexas.edu!chinacat!chip
  3. From: chip@chinacat.unicom.com (Chip Rosenthal)
  4. Subject: Re: 60nSec memory - Will 486/33 be faster?
  5. Organization: Unicom Systems Development, Austin, TX
  6. Date: Thu, 20 Aug 1992 06:13:22 GMT
  7. Message-ID: <1992Aug20.061322.15796@chinacat.unicom.com>
  8. References: <Bt91F2.2KJ@encore.com>
  9. Lines: 56
  10.  
  11. In article <Bt91F2.2KJ@encore.com> mpalmer@encore.com (Mike Palmer) writes:
  12. >Will a 486/33 be faster with 60nSec memory over 70 or 80nSec memory, assuming
  13. >the data required is not in cache memory.
  14.  
  15. When the system needs to fetch information from main memory, it sends
  16. out the memory address, tells the memory that it needs to read, and
  17. at some time later it snarfs up the information provided by the memory.
  18.  
  19. That `some time later' is the interval in which the memory must respond.
  20. Simply throwing in different RAM chips does not change that time.
  21. You must assure that the RAM is fast enough to respond by that time.
  22. If you buy RAM which is faster and responds before that time, you have
  23. bought nothing.
  24.  
  25. >How does the CPU wait state tie into this?
  26.  
  27. This is how you define how long `some time later' is.  The more wait
  28. states you insert, the more time you allow the memory to respond.
  29.  
  30. [warning - lots of simplification and handwaving follows]
  31.  
  32. A wait state is achieved by asserting the READY/ pin on the processor.
  33. When asserted, the CPU simply idles along waiting for the signal to
  34. go inactive.  This signal is used to tell the CPU to `wait up a moment'
  35. to give slower memory a chance to respond.
  36.  
  37. When the system is configured for two wait states, the time for memory
  38. access is stretched by two bus cycles.  That is, with zero wait states,
  39. `some time later' is equal to one bus cycle.  With two wait states it
  40. becomes three bus cycles.
  41.  
  42. I don't recall offhand whether a 486 bus cycle corresponds to one or
  43. two clock cycles -- I believe it is one.  This means that with a 33MHz
  44. clock, the bus cycle would be about 30ns.  A 486/33 system typically
  45. runs at two wait states.  Two wait states would stretch the access
  46. time from 30ns to 90ns.
  47.  
  48. If you cut this down to one wait state you get 60ns.  This means that
  49. you probably cannot run the machine reliably at one wait state unless
  50. you get 50ns or better DRAM.  Good luck!  I'd suggest sticking with
  51. 70ns DRAM and two wait states.
  52.  
  53. Note that a good motherboard design can use banked interleaving, page
  54. mode access, and caching to mitigate the delays due to wait states.
  55. These things don't reduce the amount of wait delays, but instead work
  56. to reduce the number of times you invoke the penalty of wait state
  57. delays.  Unfortunately, this is the stuff which is never documented,
  58. and is one of the best reasons to go with some of the name brand
  59. motherboards (e.g. Micronics) which seem to do some serious engineering
  60. in their memory subsystems.  From what I hear, the folks at Dell also
  61. do a good job at peecee memory architectures.
  62.  
  63. -- 
  64. Chip Rosenthal  512-482-8260 | The secret to a long life is
  65. Unicom Systems Development   | knowing when it's time to go.
  66. <chip@chinacat.Unicom.COM>   |  - Michelle Shocked
  67.