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/ NetNews Usenet Archive 1992 #18 / NN_1992_18.iso / spool / comp / lsi / cad / 894 < prev    next >
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Text File  |  1992-08-21  |  1.2 KB  |  30 lines
  1. Newsgroups: comp.lsi.cad
  2. Path: sparky!uunet!cs.utexas.edu!qt.cs.utexas.edu!yale.edu!yale!gumby!destroyer!ubc-cs!unixg.ubc.ca!kakwa.ucs.ualberta.ca!acs.ucalgary.ca!shoham
  3. From: shoham@enel.ucalgary.ca (Idan Shoham)
  4. Subject: Gate Level Simulation Benchmarks
  5. Sender: news@acs.ucalgary.ca (USENET News System)
  6. Message-ID: <92Aug22.062818.18004@acs.ucalgary.ca>
  7. Date: Sat, 22 Aug 92 06:28:18 GMT
  8. Nntp-Posting-Host: eneli.enel.ucalgary.ca
  9. Organization: ECE Department, U. of Calgary, Calgary, Alberta, Canada
  10. Lines: 18
  11.  
  12. Hi all,
  13.  
  14. We've developed a gate- (and higher-) level circuit simulator at
  15. the University here, and would like to gauge its performance against
  16. other simulators.  I've been able to translate the ISCAS'85
  17. circuits to our netlist format, and run the circuits with random
  18. test vectors.  I'd like to know if anyone out there has done the
  19. same with any other simulators (their own or otherwise), and what
  20. sort of timing figures they get, on what machines.  So far, we've
  21. compared performance against Verilog (from Cadence), with 
  22. favourable results.
  23.  
  24. Thanks for any help,
  25.  
  26. Idan
  27. ---------------------------------------------------------------------------
  28. shoham@enel.ucalgary.ca
  29.  
  30.