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/ NetNews Usenet Archive 1992 #18 / NN_1992_18.iso / spool / comp / lang / verilog / 311 < prev    next >
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Text File  |  1992-08-12  |  1.6 KB  |  37 lines

  1. Newsgroups: comp.lang.verilog
  2. Path: sparky!uunet!paladin.american.edu!darwin.sura.net!jvnc.net!yale.edu!qt.cs.utexas.edu!cs.utexas.edu!tamsun.tamu.edu!eemips.tamu.edu!kuttanna
  3. From: kuttanna@eemips.tamu.edu (Belliappa Kuttanna)
  4. Subject: Simulating processor architectures
  5. Message-ID: <1992Aug12.202438.11504@tamsun.tamu.edu>
  6. Sender: news@tamsun.tamu.edu (Read News)
  7. Organization: Texas A&M University
  8. Date: Wed, 12 Aug 1992 20:24:38 GMT
  9. Lines: 26
  10.  
  11.  Having developed a behavioral model of a processor, I want to measure 
  12.  its performance using some of the standard C benchmarks. In order to 
  13.  do this, a flow which starts with a C program & ends up producing
  14.  a text file containing the instructions in either binary
  15.  or hex formats, is required. Obviously, I need a compiler which uses  
  16.  the instruction set identical to the one used in the model.
  17.  I have used the DLX instruction set (Hennessy - Patterson) since 
  18.  the gnu CC compiler can generate code using this instruction set.
  19.  However, I do not know how to generate the Verilog input from the
  20.  a.out or the assembly code file, without having to develop some 
  21.  software specifically for this purpose.
  22.  
  23.  If anyone has tried to use Verilog along these lines, PLEASE let me
  24.  know how to proceed. Even if you have not, any ideas/comments on how
  25.  to get around this problem are welcome. If you think that this flow
  26.  will not work, please let me know.
  27.  In addition, is there any other format in which the input file can be
  28.  specified ? 
  29.  
  30.  Any help in this regard will be greatly appreciated.
  31.  
  32.  Belliappa Kuttanna              kuttanna@ee.tamu.edu
  33.  Dept. of Electrical Engg.
  34.  Texas A&M University.
  35.  
  36.  
  37.