home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #18 / NN_1992_18.iso / spool / comp / arch / 8957 < prev    next >
Encoding:
Text File  |  1992-08-19  |  2.2 KB  |  58 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!caen!nic.umass.edu!usenet
  3. From: HAGAN@deimos.ucc.umass.edu (Craig I Hagan)
  4. Subject: Re: CACHE MISS PENALTY FOR 386/486??
  5. In-Reply-To: eletanjm@nuscc.nus.sg's message of Wed, 19 Aug 1992 04:23:18 GMT
  6. Message-ID: <1992Aug19.200257.24361@nic.umass.edu>
  7. Sender: usenet@nic.umass.edu (USENET News System)
  8. Nntp-Posting-Host: deimos.ucc.umass.edu
  9. Organization: University of Massachusetts at Amherst
  10. References:  <1992Aug19.042318.10163@nuscc.nus.sg>
  11. Date: Wed, 19 Aug 1992 20:02:57 GMT
  12. X-News-Reader: VMS NEWS 1.20
  13. Lines: 43
  14.  
  15. In <1992Aug19.042318.10163@nuscc.nus.sg> eletanjm@nuscc.nus.sg writes:
  16.  
  17. > Just what is a typical cache miss penalty on 
  18. > (1) a 386 system with external cache 
  19. > (2) a 486 system with only internal cache
  20. > (3) a 486 system with internal cache and external secondary cache 
  21. > 
  22. > I'm assuming an typical AT style system.
  23. > 
  24. > Just how do you determine the miss penalty anyway?
  25.  
  26. Well, i am going to attempt to not make a fool of myself.
  27.  
  28. My guess would be that you would figure out the miss penalty (maximum
  29. penalty would probably be the best/easiest to computer) by taking the
  30. time to determine that there has been a cache miss, and add the
  31. memory access time of the main memory to that. If you had two
  32. caches (for example, an i486 with both an internal, and an external
  33. cache, then you would have:
  34.  
  35. time to determine internal cache miss + time to determine external cache miss
  36.     + time to retrieve the actual data from memory
  37.  
  38. presumable the first two would be the shortest of the bunch as the
  39. the CAM in the cache controller can process a hit/miss fairly
  40. quickly (this would depend on the controller, naturally - unfortunately
  41. i am not sure of the current speeds of the controllers). 
  42.  
  43. the last, memory access would be dependant upon the number of wait
  44. states in the memory, as well as the physical speed and layout
  45. of the memory (probably worst case would be between the speed
  46. of the memory [e.g. 60ns, 70ns, 80ns, etc] to something like 10-20ns
  47. above that, but probably very close to the speed of the RAM itself.
  48.  
  49. A guess on my part would say that a cache miss wouldn't be much
  50. worse than a normal memory access on a similar machine without
  51. the cache.
  52.  
  53. ----------
  54.  
  55. Craig Hagan
  56. University Computing Center
  57. UMASS/Amherst
  58.