home *** CD-ROM | disk | FTP | other *** search
/ Liren Large Software Subsidy 15 / 15.iso / s / s205 / 1.ddi / BACKUP.001 / EXAMPLES_CB_SAMPLES_LA_RD_GL.PDS < prev    next >
Encoding:
PALASM Design Description  |  1991-02-27  |  4.4 KB  |  133 lines
  1. ;PALASM Design Description
  2.  
  3. ;---------------------------------- Declaration Segment ------------
  4. TITLE    implementation
  5. PATTERN  
  6. REVISION 
  7. AUTHOR   john davis
  8. COMPANY  SIVAD for AMD
  9. DATE     12/11/90
  10.  
  11. CHIP  _la_rd_gl  MACH110
  12. ;-----------------------------Chip Description ----------------------
  13. ; This function may be customized to read glitch data from the
  14. ; glitch memory.  The host processor uploads trace data and glitch
  15. ; data for presentation on an output device. 
  16. ; To accommodate as many processors as possible, this state machine
  17. ; reads one word from the glitch memory.  The path to the memory is
  18. ; activated in state 1.  The paths remain active in state 2 and the
  19. ; machine remains in state 2 until the end of the host read cycle.
  20. ; This corresponds to the de-activation of I/O Read type signals. In
  21. ; effect, there is no handshaking between the host and this machine.
  22. ; We have synchronous I/O. You may modify the machine to add custom
  23. ; handshaking for asynchronous I/O.
  24. ;---------------------------------- PIN Declarations ---------------
  25. PIN  ?  /POR    COMBINATORIAL            ; Power On Reset
  26. NODE 1 POR_INIT
  27. PIN  35 CLK1                            ; Default Clock on pin 35
  28. PIN  ?  K_CLK COMBINATORIAL             ; 
  29.  
  30. PIN  ?  MSW[1] REGISTERED                 ; 
  31. PIN  ?  MSW[2] REGISTERED                 ; 
  32. PIN  ?  MSW[3] REGISTERED                 ; 
  33. PIN  ?  MSW[4] REGISTERED                 ; 
  34. PIN  ?  MSW[5] REGISTERED                 ; 
  35. PIN  ?  MSW[6] REGISTERED                 ; 
  36. PIN  ?  MSW[7] REGISTERED                 ; 
  37. PIN  ?  MSW[8] REGISTERED                 ; 
  38. PIN  ?  MSW[9] REGISTERED                 ; 
  39. PIN  ?  MSW[10] REGISTERED                ; 
  40. PIN  ?  MSW[11] REGISTERED                ; 
  41. PIN  ?  MSW[13] REGISTERED                ; 
  42. PIN  ?  MSW[14] REGISTERED                ; 
  43. PIN  ?  MSW[15] REGISTERED                ; 
  44. PIN  ?  REQ        REGISTERED                ; 
  45. PIN  ?  RPL        REGISTERED                ; 
  46. PIN  ?  GO     COMBINATORIAL             ; 
  47. PIN  ?  DONE COMBINATORIAL           ; 
  48. PIN  ?  HIT COMBINATORIAL             ; 
  49. PIN  ?  HOST_FNC COMBINATORIAL             ; 
  50. PIN  ?  HOST_R_W COMBINATORIAL             ; 
  51. PIN  ?  GL_IE COMBINATORIAL             ; 
  52. PIN  ?  GL_SEL COMBINATORIAL             ; 
  53. NODE ?  K_C6_0 REGISTERED                 ; 
  54. NODE ?  K_C6_1 REGISTERED                 ; 
  55. PIN  ?  /GM_G_CS    COMBINATORIAL              ; global chip select
  56. PIN  ?  /GM_G_OE    COMBINATORIAL              ; global output select
  57. PIN  ?  /GM_G_WE       COMBINATORIAL              ; global write enable
  58. PIN  ?   GM_G_ADDR_CK  COMBINATORIAL              ; Address Clock 
  59. ;************ BURIED REGISTERS ********************
  60.  
  61. ;       
  62. ;STRING DECLARATIONS.
  63. STRING GL '(MSW[0])'
  64. STRING DL '(MSW[1])'
  65. STRING BF '(MSW[2])'
  66. STRING TR0 'MSW[3]'
  67. STRING TR1 'MSW[4]'
  68. STRING TR2 'MSW[5]'
  69. STRING ST '(MSW[6])'
  70. STRING XCK '(MSW[7])'
  71. STRING TG '(MSW[8])'
  72. STRING SM '(MSW[9])'
  73. STRING XS '(MSW[10])'                ;External Sync Input
  74. STRING CS '(MSW[11])'
  75. STRING EQ '(MSW[12])'
  76. STRING TA '(MSW[13)'
  77. STRING TD '(MSW[14])'
  78. STRING RUN '(MSW[15])'
  79.  
  80. STRING S_K_C4  ' K_C4'
  81.  
  82. STRING S_RUN  'RUN'
  83.  
  84.  
  85. STRING S_TDD    '/TR2*/TR1*/TR0'        ;Operational Mode Bits
  86. STRING S_TTD    '/TR2*/TR1* TR0'
  87. STRING S_TAD    '/TR2* TR1*/TR0'
  88. STRING S_TBD     '/TR2* TR1* TR0'
  89. STRING S_LD_RG     ' TR2*/TR1*/TR0'
  90. STRING S_LD_AT     ' TR2*/TR1* TR0'
  91. STRING S_RD_GL     ' TR2* TR1*/TR0'
  92. STRING S_LSA     '(S_TDD+S_TTD+S_TAD+S_TBD)'
  93. STRING S_SET     '(S_LD_RG+S_LD_AT)'
  94. ;------------------- Boolean Equation Segment ------
  95. EQUATIONS
  96.  
  97. ;------------ Initialization 
  98. POR_INIT.RSTF=POR
  99. ;------------ Operation
  100.  
  101. STATE
  102.  
  103.  
  104. MEALY_MACHINE            ;Main  Trace Control State Machine
  105.  
  106. ; Machine C6
  107. M_C6_0  = /K_C6_1*/K_C6_0    ;C6 Control State Definition
  108. M_C6_1  = /K_C6_1* K_C6_0
  109. M_C6_2  =  K_C6_1*/K_C6_0
  110. M_C6_3  =  K_C6_1* K_C6_0
  111.  
  112. M_C6_0 := HOST_READ -> M_C6_1
  113.         +-> M_C6_0;
  114.  
  115. M_C6_1 := VCC -> M_C6_2
  116.         +-> M_C6_0;
  117.  
  118. M_C6_2 := HOST_READ -> M_C6_2
  119.         +-> M_C6_0;
  120.  
  121. M_C6_3 := VCC -> M_C6_0
  122.         +-> M_C6_0;
  123. ;---------------------Outputs----------------------------
  124. M_C6_0.OUTF = /GM_G_CS*/GM_G_OE*/GM_G_WE*/GM_G_ADDR_CK*/GL_IE*/GL_SEL
  125. M_C6_1.OUTF =  GM_G_CS* GM_G_OE* GM_G_WE* GM_G_ADDR_CK* GL_IE* GL_SEL
  126. M_C6_2.OUTF =  GM_G_CS* GM_G_OE* GM_G_WE*/GM_G_ADDR_CK* GL_IE* GL_SEL
  127. M_C6_3.OUTF = /GM_G_CS*/GM_G_OE*/GM_G_WE*/GM_G_ADDR_CK*/GL_IE*/GL_SEL
  128.  
  129. ;---------------------------- CONDITIONs Sub Segment ------------
  130. CONDITIONS
  131. HOST_READ = /POR*HOST_FNC*HOST_R_W*S_RD_GL
  132. ;----------------------------------- Simulation Segment ------------
  133.