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Text File  |  1991-02-28  |  4.1 KB  |  105 lines
  1. ≡
  2. TEST
  3. Overview
  4. This is the keyword of a simulation command that verifies that values
  5. at the Q outputs of registers are equal to expected values and
  6. creates "T" test vectors per the JEDEC 3B standard.
  7.  
  8. Syntax──────────────────────────────────────────────────────────────
  9.  
  10.     TEST     Prefix_Rns
  11. ────────────────────────────────────────────────────────────────────
  12.  
  13.  
  14. Device Support:  MACH-device designs only.
  15.  
  16.                 If you use the TEST command with non-MACH PLD's, it is
  17.                 converted to a CHECKQ command automatically.
  18. ·
  19. Syntax
  20. You use the TEST command in either the simulation segment of a PDS
  21. file or in an auxiliary simulation file for Boolean, state-machine,
  22. or schematic-based designs.
  23.  
  24. Syntax──────────────────────────────────────────────────────────────
  25.  
  26.     TEST     Prefix_Rns
  27. Example─────────────────────────────────────────────────────────────
  28.  
  29.     SIMULATION
  30.     TEST     /Q1 Q2
  31. ────────────────────────────────────────────────────────────────────
  32. ·
  33. Definitions
  34. Because the TEST command verifies signal values at the Q output of
  35. registers, you do not need to account for active-low pin declarations.  
  36. This makes TEST especially useful for verifying states.
  37.  
  38. Prefix          The prefix indicates the logic state of the
  39.                 corresponding register, node, or state.  Do not leave
  40.                 a space between Prefix and Pns.  There are two
  41.                 prefixes:  null and forward slash.
  42.  
  43.                 ■    The null prefix indicates that the register or
  44.                      node should be a logical 1.  In the syntax
  45.                      example, Q0 has a null prefix.
  46.  
  47.                 When used in conjunction with a state name, a null
  48.                 prefix indicates that the specified state should be
  49.                 checked.  In the syntax example, PLAYING has a null
  50.                 prefix.
  51.  
  52.                 ■    The forward slash, /, indicates that the signal
  53.                      should be a logical 0.   In the syntax example,
  54.                      Q1 has a forward slash prefix.
  55.  
  56.                 Note:  If the simulated value does not match the
  57.                 expected value, the TEST command forces the expected
  58.                 value.  The expected value appears in the test
  59.                 vectors, and a clash is indicated in the simulation
  60.                 results.
  61.  
  62. Rns             Define the names of the output registers, nodes, or
  63.                 states to be verified. Each value represents both the
  64.                 signal name or state and the expected output value.
  65.  
  66.                 ■    Each signal name can be up to 14 characters in
  67.                      length.
  68.  
  69.                 ■    Include up to 76 characters per line and use as
  70.                      many lines as you need.
  71.  
  72.                 The screen displays up to 76 characters per line;
  73.                 however, all information is processed properly even if
  74.                 it extends beyond the 76th character.
  75.  
  76.                 ■    Include a space between the keyword and the first
  77.                      register, node, or state in the list.
  78.  
  79.                 You can include multiple register and node names.  You
  80.                 can use strings or vector notation to define the
  81.                 signal list.
  82.  
  83.                 ■    Separate multiple prefixed register and node
  84.                      names with a space.
  85. ·
  86. Use
  87. The TEST command verifies that signal values at the register outputs
  88. are equal to the expected values.  The TEST command also changes the
  89. simulation results to match the specified signal values, and generates
  90. corresponding test vectors in the JEDEC file.   
  91.  
  92. Because the TEST command verifies signal values at the Q output of
  93. registers, you do not need to account for active-low pin declarations.
  94. This makes TEST especially useful for verifying states.
  95.  
  96. A conflict occurs when the value of the output register does not match
  97. the value defined in the TEST command.  Each conflict is identified
  98. with  a question mark, ?, in the simulation output files; a warning is
  99. issued and the expected value is reported in the execution-log file.
  100. ·
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