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Text File  |  1991-02-28  |  3.8 KB  |  96 lines
  1. ≡
  2. CHECKQ
  3. Overview
  4. This is the keyword of a simulation command that verifies that values
  5. at the Q outputs of registers are equal to expected values.
  6.  
  7.  
  8. Syntax──────────────────────────────────────────────────────────────
  9.         CHECKQ    Prefix_Rns
  10.  
  11. ─────────────────────────────────────────────────────────────────────
  12.  
  13. Device Support: All PLD devices.
  14. ·
  15. Syntax
  16. You use the CHECKQ command in either the simulation segment of a PDS
  17. file or in an auxiliary simulation file for Boolean, state-machine, or
  18. schematic-based designs.
  19.  
  20. Syntax──────────────────────────────────────────────────────────────
  21.         CHECKQ    Prefix_Rns
  22. Example─────────────────────────────────────────────────────────────
  23.         SIMULATION
  24.         CHECKQ     Q0 /Q1 PLAYING
  25.         CHECKQ     A[0..2] =#O4
  26. ─────────────────────────────────────────────────────────────────────
  27. ·
  28. Definitions
  29.  
  30. Because CHECKQ verifies signal values at the Q output of registers,
  31. you do not need to account for active-low pin declarations.  This
  32. makes CHECKQ especially useful for verifying states.
  33.  
  34. Prefix          The prefix indicates the logic state of the
  35.                 corresponding register, node, or state.  Do not leave
  36.                 a space between Prefix and Pns.  There are two
  37.                 prefixes: null and forward slash.
  38.  
  39. CheckQ          ■  The null prefix indicates that the register or node
  40.                    should be a logical 1.  In the syntax example, Q0
  41.                    has a null prefix.When used in conjunction with a
  42.                    state name, a null prefix indicates that the
  43.                    specified state should be checked.  In the syntax
  44.                    example, PLAYING has a null prefix.
  45.  
  46.                 ■  The forward slash, /, indicates that the signal
  47.                    should be a logical 0.  In the syntax example, Q1
  48.                    has a forward slash prefix.
  49.  
  50. Rns             Define the names of the output registers, nodes, or
  51.                 states to be verified.  Each value represents both the
  52.                 signal name or state and the expected output value.
  53.  
  54.                 ■  Each signal name can be up to 14 characters in
  55.                    length.
  56.  
  57.                 ■  Include up to 76 characters per line and use as
  58.                    many lines as you need.  The screen displays up to
  59.                    76 characters per line; however, all information is
  60.                    processed properly even if it extends beyond the
  61.                    76th character.
  62.  
  63.                 ■  Include a space between the keyword and the first
  64.                    register, node, or state in the list.You can
  65.                    include multiple register and node names.  You can
  66.                    use strings or vector notation to define the signal
  67.                    list.
  68.  
  69.                 ■  Separate multiple prefixed register and node names
  70.                    with a space.
  71.  
  72.                         CHECKQ A[0..6] = #b011001100
  73. ·
  74. Use
  75. The CHECKQ command verifies that signal values at the register outputs
  76. are equal to the expected values.  In contrast, the CHECK command
  77. verifies pin and node signal values.
  78.  
  79. Because CHECKQ verifies signal values at the Q output of registers,
  80. you do not need to account for active-low pin declarations.  This
  81. makes CHECKQ especially useful for verifying states.
  82.  
  83. A conflict occurs when the value of the output register does not match
  84. the value defined in the CHECKQ command.  Each conflict is identified
  85. with a question mark, ?, in the simulation output files; a warning is
  86. issued and the expected value is reported in the execution-log file.
  87.  
  88. The CHECKQ command verifies logical operations only and does not
  89. create test vectors in the JEDEC file.
  90. ·
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