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Text File  |  1991-02-28  |  4.6 KB  |  114 lines
  1. ≡
  2. CHECK
  3. Overview
  4. This is the keyword in a simulation command that verifies that signal
  5. values at the pin are equal to expected values.
  6.  
  7.  
  8.  
  9. Syntax───────────────────────────────────────────────────────────────
  10.            CHECK     Prefix_Pns
  11.  
  12. ─────────────────────────────────────────────────────────────────────
  13.  
  14. Device Support:  All PLD devices.
  15. ·
  16. Syntax
  17. You sue the CHECK command in either the simulation segmemt of a PDS
  18. file or in an auxiliary simulation file for Boolean, state-machine, or
  19. schematic-based designs.
  20.  
  21. Syntax───────────────────────────────────────────────────────────────
  22.            CHECK     Prefix_Pns
  23. Example──────────────────────────────────────────────────────────────
  24.            SIMULATION
  25.            CHECK     O1 /O2 ^O3 %O4 PLAYING
  26. ─────────────────────────────────────────────────────────────────────
  27. ·
  28. Definitions
  29. If the signal being tested is defined with the same polarity as in the
  30. Pin/Node Declaration segment, the signal is checked to verify it is a
  31. logical 1.  If the polarity is reversed, the signal is checked to
  32. verify it is a logical 0.
  33.  
  34. Note: The following examples are valid only if the signals are
  35. defined as active-high in the Pin/Node Declaration segment.
  36.  
  37.  
  38. Prefix          The prefix indicates the logic state of the
  39.                 corresponding pin, node, or state.  Do not leave a
  40.                 space between Prefix and Pns.  There are four
  41.                 prefixes: null, forward slash, caret, and percent.
  42.  
  43.                 ■  The null prefix indicates that an active-high
  44.                    signal is checked to verify it is a logical 1.  In
  45.                    the syntax example, O1 has a null prefix.When used
  46.                    in conjunction with a state name, a null prefix
  47.                    indicates that the specified state should be
  48.                    checked.  In the syntax example, PLAYING has a null
  49.                    prefix.
  50.  
  51.                 ■  The forward slash, /, indicates that an active-high
  52.                    signal is checked to verify it is a logical 0.  In
  53.                    the syntax example, O2 has a forward slash prefix.
  54.  
  55.                 ■  The caret, ^, checks the corresponding signal for a
  56.                    high-impedance state.  High impedance occurs when a
  57.                    three-state buffer on an I/O pin is disabled.  In
  58.                    this case, the letter Z appears in the simulation
  59.                    files to indicate the high-impedance state.  In the
  60.                    syntax example, O3 has a caret prefix.
  61.  
  62.                 ■  The percent, %, checks the corresponding signal for
  63.                    a don't care state.  A don't care condition occurs
  64.                    when combinatorial logic is not initialized.  In
  65.                    this case, the letter X appears in the simulation
  66.                    files to indicate the don't care state.  In the
  67.                    syntax example, O4 has a percent prefix.
  68.  
  69. Pns             Define the names of the pins, nodes, or states to be
  70.                 verified.
  71.  
  72.                 ■  Each signal name can be up to 14 characters in
  73.                    length.
  74.  
  75.                 ■  Include up to 76 characters per line and use as
  76.                    many lines as you need.
  77.  
  78.                    The screen displays up to 76 characters per line;
  79.                    however, all information is processed properly even
  80.                    if it extends beyond the 76th character.
  81.  
  82.                 ■  Include a space between the keyword and the first
  83.                    pin, node, or state in the list.  You can include
  84.                    multiple pin and node names.  You can use strings
  85.                    or vector notation to define the signal list.
  86.  
  87.                 ■  Separate multiple prefixed pin and node names with
  88.                    a space.
  89.  
  90.                        CHECKQ A[0..6] = #b011001100
  91. ·
  92. Use
  93. The CHECK command verifies pin and node signal values.  In contrast,
  94. the CHECKQ command verifies values at the Q output of a register.
  95.  
  96. If the signal being tested is defined with the same polarity as in the
  97. pin/node declaration segment, the signal is checked to verify it is a
  98. logical 1.  If the polarity is reversed, the signal is checked to
  99. verify it is a logical 0.
  100.  
  101. A conflict occurs when the value at the pin does not match the
  102. expected value.  Each conflict is identified with a question mark, ?,
  103. in the simulation output files; a warning is issued and the expected
  104. value is reported in the execution-log file.
  105.  
  106. The CHECK command verifies logical operations only and does not add
  107. test vectors in the JEDEC file.
  108. ·
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