home *** CD-ROM | disk | FTP | other *** search
/ RISC DISC 2 / RISC_DISC_2.iso / the_web / documents / arm_data / arm710a / book next >
Encoding:
Text File  |  1995-02-23  |  16.2 KB  |  740 lines
  1. <!-- This file was created with the fm2html filter.
  2. The filter is copyright Norwegian Telecom Research and
  3. was programmed by Jon Stephenson von Tetzchner.  -->
  4. <HR><H2>Table of Contents</H2>
  5.  
  6. <BR>
  7.  
  8. <A HREF="1_intro/html#HDR4"><B>Introduction</B></A>
  9.  
  10. <UL>
  11. <A HREF="1_intro/html#REF12896"><B>1.1  Block Diagram </B></A>
  12. <BR>
  13.  
  14. <A HREF="1_intro/html#REF25600"><B>1.2  Functional Diagram    </B></A>
  15. </UL>
  16.  
  17.  
  18. <BR>
  19.  
  20. <A HREF="2_sigdesc/html#HDR2"><B>Signal Description</B></A>
  21.  
  22. <UL>
  23. <A HREF="2_sigdesc/html#REF65420"><B>2.1  Signal Descriptions</B></A>
  24. </UL>
  25.  
  26.  
  27. <BR>
  28.  
  29. <A HREF="3_progmod/html#REF40134"><B>Programmer's Model</B></A>
  30.  
  31. <UL>
  32. <A HREF="3_progmod/html#REF56969"><B>3.1  Register Configuration</B></A>
  33.  
  34. <UL>
  35. <A HREF="3_progmod/html#HDR4">3.1.1  Big and Little Endian (the bigend bit)</A>
  36. <BR>
  37.  
  38. <A HREF="3_progmod/html#HDR5">3.1.2  Configuration Bits for Backward Compatibility</A>
  39. </UL>
  40.  
  41. <A HREF="3_progmod/html#REF23738"><B>3.2  Operating Mode Selection</B></A>
  42. <BR>
  43.  
  44. <A HREF="3_progmod/html#REF93483"><B>3.3  Registers</B></A>
  45. <BR>
  46.  
  47. <A HREF="3_progmod/html#REF27589"><B>3.4  Exceptions</B></A>
  48.  
  49. <UL>
  50. <A HREF="3_progmod/html#HDR6">3.4.1  FIQ</A>
  51. <BR>
  52.  
  53. <A HREF="3_progmod/html#HDR7">3.4.2  IRQ</A>
  54. <BR>
  55.  
  56. <A HREF="3_progmod/html#HDR8">3.4.3  Abort</A>
  57. <BR>
  58.  
  59. <A HREF="3_progmod/html#HDR9">3.4.4  Software interrupt</A>
  60. <BR>
  61.  
  62. <A HREF="3_progmod/html#HDR10">3.4.5  Undefined instruction trap</A>
  63. <BR>
  64.  
  65. <A HREF="3_progmod/html#HDR11">3.4.6  Vector Summary   </A>
  66. <BR>
  67.  
  68. <A HREF="3_progmod/html#REF32128">3.4.7  Exception Priorities</A>
  69. </UL>
  70.  
  71. <A HREF="3_progmod/html#REF20815"><B>3.5  Reset</B></A>
  72. </UL>
  73.  
  74.  
  75. <BR>
  76.  
  77. <A HREF="4_instset/html#REF42177"><B>Instruction Set</B></A>
  78.  
  79. <UL>
  80. <A HREF="4_instset/html#REF89872"><B>4.1  Instruction Set Summary</B></A>
  81. <BR>
  82.  
  83. <A HREF="4_instset/html#REF80983"><B>4.2  The Condition Field</B></A>
  84. <BR>
  85.  
  86. <A HREF="4_instset/html#REF86048"><B>4.3  Branch and Branch with link (B, BL)</B></A>
  87.  
  88. <UL>
  89. <A HREF="4_instset/html#HDR1">4.3.1  The link bit</A>
  90. <BR>
  91.  
  92. <A HREF="4_instset/html#HDR2">4.3.2  Instruction Cycle Times</A>
  93. <BR>
  94.  
  95. <A HREF="4_instset/html#HDR3">4.3.3  Assembler syntax</A>
  96. <BR>
  97.  
  98. <A HREF="4_instset/html#HDR4">4.3.4  Examples</A>
  99. </UL>
  100.  
  101. <A HREF="4_instset/html#REF40584"><B>4.4  Data processing</B></A>
  102.  
  103. <UL>
  104. <A HREF="4_instset/html#HDR5">4.4.1  CPSR flags</A>
  105. <BR>
  106.  
  107. <A HREF="4_instset/html#REF22084">4.4.2  Shifts</A>
  108. <BR>
  109.  
  110. <A HREF="4_instset/html#HDR8">4.4.3  Immediate operand rotates</A>
  111. <BR>
  112.  
  113. <A HREF="4_instset/html#HDR9">4.4.4  Writing to R15</A>
  114. <BR>
  115.  
  116. <A HREF="4_instset/html#HDR10">4.4.5  Using R15 as an operand</A>
  117. <BR>
  118.  
  119. <A HREF="4_instset/html#HDR11">4.4.6  TEQ, TST, CMP & CMN opcodes</A>
  120. <BR>
  121.  
  122. <A HREF="4_instset/html#HDR12">4.4.7  Instruction Cycle Times</A>
  123. <BR>
  124.  
  125. <A HREF="4_instset/html#HDR13">4.4.8  Assembler syntax</A>
  126. <BR>
  127.  
  128. <A HREF="4_instset/html#HDR14">4.4.9  Examples</A>
  129. </UL>
  130.  
  131. <A HREF="4_instset/html#REF35256"><B>4.5  PSR Transfer (MRS, MSR)</B></A>
  132.  
  133. <UL>
  134. <A HREF="4_instset/html#HDR15">4.5.1  Operand restrictions</A>
  135. <BR>
  136.  
  137. <A HREF="4_instset/html#HDR16">4.5.2  Reserved bits</A>
  138. <BR>
  139.  
  140. <A HREF="4_instset/html#HDR17">4.5.3  Instruction Cycle Times</A>
  141. <BR>
  142.  
  143. <A HREF="4_instset/html#HDR18">4.5.4  Assembler syntax</A>
  144. <BR>
  145.  
  146. <A HREF="4_instset/html#HDR19">4.5.5  Examples</A>
  147. </UL>
  148.  
  149. <A HREF="4_instset/html#REF79759"><B>4.6  Multiply and Multiply-Accumulate (MUL, MLA)</B></A>
  150.  
  151. <UL>
  152. <A HREF="4_instset/html#HDR20">4.6.1  Operand Restrictions</A>
  153. <BR>
  154.  
  155. <A HREF="4_instset/html#HDR21">4.6.2  CPSR flags</A>
  156. <BR>
  157.  
  158. <A HREF="4_instset/html#HDR22">4.6.3  Instruction Cycle Times</A>
  159. <BR>
  160.  
  161. <A HREF="4_instset/html#HDR23">4.6.4  Assembler syntax</A>
  162. <BR>
  163.  
  164. <A HREF="4_instset/html#HDR24">4.6.5  Examples</A>
  165. </UL>
  166.  
  167. <A HREF="4_instset/html#REF33600"><B>4.7  Single data transfer (LDR, STR)</B></A>
  168.  
  169. <UL>
  170. <A HREF="4_instset/html#HDR25">4.7.1  Offsets and auto-indexing</A>
  171. <BR>
  172.  
  173. <A HREF="4_instset/html#HDR26">4.7.2  Shifted register offset</A>
  174. <BR>
  175.  
  176. <A HREF="4_instset/html#REF11696">4.7.3  Bytes and words</A>
  177. <BR>
  178.  
  179. <A HREF="4_instset/html#HDR29">4.7.4  Use of R15</A>
  180. <BR>
  181.  
  182. <A HREF="4_instset/html#HDR30">4.7.5  Restriction on the use of base register</A>
  183. <BR>
  184.  
  185. <A HREF="4_instset/html#HDR31">4.7.6  Data Aborts</A>
  186. <BR>
  187.  
  188. <A HREF="4_instset/html#HDR32">4.7.7  Instruction Cycle Times</A>
  189. <BR>
  190.  
  191. <A HREF="4_instset/html#HDR33">4.7.8  Assembler syntax</A>
  192. <BR>
  193.  
  194. <A HREF="4_instset/html#HDR34">4.7.9  Examples </A>
  195. </UL>
  196.  
  197. <A HREF="4_instset/html#REF84309"><B>4.8  Block Data Transfer (LDM, STM)</B></A>
  198.  
  199. <UL>
  200. <A HREF="4_instset/html#HDR35">4.8.1  The Register List</A>
  201. <BR>
  202.  
  203. <A HREF="4_instset/html#HDR36">4.8.2  Addressing Modes</A>
  204. <BR>
  205.  
  206. <A HREF="4_instset/html#HDR37">4.8.3  Address Alignment</A>
  207. <BR>
  208.  
  209. <A HREF="4_instset/html#HDR38">4.8.4  Use of the S bit</A>
  210. <BR>
  211.  
  212. <A HREF="4_instset/html#HDR42">4.8.5  Use of R15 as the base</A>
  213. <BR>
  214.  
  215. <A HREF="4_instset/html#HDR43">4.8.6  Inclusion of the base in the register list</A>
  216. <BR>
  217.  
  218. <A HREF="4_instset/html#HDR44">4.8.7  Data Aborts</A>
  219. <BR>
  220.  
  221. <A HREF="4_instset/html#HDR47">4.8.8  Instruction Cycle Times</A>
  222. <BR>
  223.  
  224. <A HREF="4_instset/html#HDR48">4.8.9  Assembler syntax</A>
  225. <BR>
  226.  
  227. <A HREF="4_instset/html#HDR50">4.8.10  Examples</A>
  228. </UL>
  229.  
  230. <A HREF="4_instset/html#REF79280"><B>4.9  Single data swap (SWP)</B></A>
  231.  
  232. <UL>
  233. <A HREF="4_instset/html#HDR51">4.9.1  Bytes and words</A>
  234. <BR>
  235.  
  236. <A HREF="4_instset/html#HDR52">4.9.2  Use of R15</A>
  237. <BR>
  238.  
  239. <A HREF="4_instset/html#HDR53">4.9.3  Data Aborts</A>
  240. <BR>
  241.  
  242. <A HREF="4_instset/html#HDR54">4.9.4  Instruction Cycle Times</A>
  243. <BR>
  244.  
  245. <A HREF="4_instset/html#HDR55">4.9.5  Assembler syntax</A>
  246. <BR>
  247.  
  248. <A HREF="4_instset/html#HDR56">4.9.6  Examples </A>
  249. </UL>
  250.  
  251. <A HREF="4_instset/html#REF65482"><B>4.10  Software Interrupt (SWI)</B></A>
  252.  
  253. <UL>
  254. <A HREF="4_instset/html#HDR57">4.10.1  Return from the supervisor</A>
  255. <BR>
  256.  
  257. <A HREF="4_instset/html#HDR58">4.10.2  Comment field</A>
  258. <BR>
  259.  
  260. <A HREF="4_instset/html#HDR59">4.10.3  Instruction Cycle Times</A>
  261. <BR>
  262.  
  263. <A HREF="4_instset/html#HDR60">4.10.4  Assembler syntax</A>
  264. <BR>
  265.  
  266. <A HREF="4_instset/html#HDR61">4.10.5  Examples </A>
  267. </UL>
  268.  
  269. <A HREF="4_instset/html#REF19871"><B>4.11  Coprocessor Instructions on ARM710a</B></A>
  270. <BR>
  271.  
  272. <A HREF="4_instset/html#REF88965"><B>4.12  Coprocessor data operations (CDP)</B></A>
  273.  
  274. <UL>
  275. <A HREF="4_instset/html#HDR62">4.12.1  The Coprocessor fields</A>
  276. <BR>
  277.  
  278. <A HREF="4_instset/html#HDR63">4.12.2  Instruction Cycle Times</A>
  279. <BR>
  280.  
  281. <A HREF="4_instset/html#HDR64">4.12.3  Assembler syntax</A>
  282. <BR>
  283.  
  284. <A HREF="4_instset/html#HDR65">4.12.4  Examples</A>
  285. </UL>
  286.  
  287. <A HREF="4_instset/html#REF24783"><B>4.13  Coprocessor data transfers (LDC, STC)</B></A>
  288.  
  289. <UL>
  290. <A HREF="4_instset/html#HDR66">4.13.1  The Coprocessor fields</A>
  291. <BR>
  292.  
  293. <A HREF="4_instset/html#HDR67">4.13.2  Addressing modes</A>
  294. <BR>
  295.  
  296. <A HREF="4_instset/html#HDR68">4.13.3  Address Alignment</A>
  297. <BR>
  298.  
  299. <A HREF="4_instset/html#HDR69">4.13.4  Use of R15</A>
  300. <BR>
  301.  
  302. <A HREF="4_instset/html#HDR70">4.13.5  Data aborts</A>
  303. <BR>
  304.  
  305. <A HREF="4_instset/html#HDR71">4.13.6  Instruction Cycle Times</A>
  306. <BR>
  307.  
  308. <A HREF="4_instset/html#HDR72">4.13.7  Assembler syntax</A>
  309. <BR>
  310.  
  311. <A HREF="4_instset/html#HDR73">4.13.8  Examples</A>
  312. </UL>
  313.  
  314. <A HREF="4_instset/html#REF27331"><B>4.14  Coprocessor register transfers (MRC, MCR)</B></A>
  315.  
  316. <UL>
  317. <A HREF="4_instset/html#HDR74">4.14.1  The Coprocessor fields</A>
  318. <BR>
  319.  
  320. <A HREF="4_instset/html#HDR75">4.14.2  Transfers to R15</A>
  321. <BR>
  322.  
  323. <A HREF="4_instset/html#HDR76">4.14.3  Transfers from R15</A>
  324. <BR>
  325.  
  326. <A HREF="4_instset/html#HDR77">4.14.4  Instruction Cycle Times</A>
  327. <BR>
  328.  
  329. <A HREF="4_instset/html#HDR78">4.14.5  Assembler syntax</A>
  330. <BR>
  331.  
  332. <A HREF="4_instset/html#HDR79">4.14.6  Examples</A>
  333. </UL>
  334.  
  335. <A HREF="4_instset/html#REF89471"><B>4.15  Undefined instruction</B></A>
  336.  
  337. <UL>
  338. <A HREF="4_instset/html#HDR80">4.15.1  Assembler syntax</A>
  339. </UL>
  340.  
  341. <A HREF="4_instset/html#REF17700"><B>4.16  Instruction Set Examples</B></A>
  342.  
  343. <UL>
  344. <A HREF="4_instset/html#HDR81">4.16.1  Using the conditional instructions</A>
  345. <BR>
  346.  
  347. <A HREF="4_instset/html#HDR82">4.16.2  Pseudo random binary sequence generator</A>
  348. <BR>
  349.  
  350. <A HREF="4_instset/html#HDR83">4.16.3  Multiplication by constant using the barrel shifter</A>
  351. <BR>
  352.  
  353. <A HREF="4_instset/html#HDR84">4.16.4  Loading a word from an unknown alignment</A>
  354. <BR>
  355.  
  356. <A HREF="4_instset/html#HDR85">4.16.5  Loading a halfword (Little Endian)</A>
  357. <BR>
  358.  
  359. <A HREF="4_instset/html#HDR86">4.16.6  Loading a halfword (Big Endian)</A>
  360. </UL>
  361.  
  362. <A HREF="4_instset/html#REF35222"><B>4.17  Instruction Speed Summary</B></A>
  363. </UL>
  364.  
  365.  
  366. <BR>
  367.  
  368. <A HREF="5_config/html#REF10798"><B><B></B>Configuration</B></A>
  369.  
  370. <UL>
  371. <A HREF="5_config/html#REF53610"><B>5.1  Internal Coprocessor Instructions</B></A>
  372. <BR>
  373.  
  374. <A HREF="5_config/html#REF95100"><B>5.2  Registers</B></A>
  375.  
  376. <UL>
  377. <A HREF="5_config/html#HDR3">5.2.1   Register 0      ID</A>
  378. <BR>
  379.  
  380. <A HREF="5_config/html#HDR4">5.2.2  Register 1      Control</A>
  381. <BR>
  382.  
  383. <A HREF="5_config/html#HDR14">5.2.3  Register 2   Translation Table Base</A>
  384. <BR>
  385.  
  386. <A HREF="5_config/html#HDR15">5.2.4  Register 3   Domain Access Control</A>
  387. <BR>
  388.  
  389. <A HREF="5_config/html#HDR16">5.2.5  Register 4    Reserved</A>
  390. <BR>
  391.  
  392. <A HREF="5_config/html#HDR17">5.2.6  Register 5</A>
  393. <BR>
  394.  
  395. <A HREF="5_config/html#HDR20">5.2.7  Register 6</A>
  396. <BR>
  397.  
  398. <A HREF="5_config/html#HDR21">5.2.8  Register 7   IDC Flush</A>
  399. <BR>
  400.  
  401. <A HREF="5_config/html#HDR22">5.2.9  Registers 8 - 15   Reserved</A>
  402. </UL>
  403. </UL>
  404.  
  405.  
  406. <BR>
  407.  
  408. <A HREF="6_idc/html#HDR4"><B>Instruction and Data Cache (IDC)</B></A>
  409.  
  410. <UL>
  411. <A HREF="6_idc/html#REF19490"><B>6.1  Cacheable Bit</B></A>
  412. <BR>
  413.  
  414. <A HREF="6_idc/html#REF26290"><B>6.2  IDC Operation</B></A>
  415.  
  416. <UL>
  417. <A HREF="6_idc/html#HDR5">6.2.1  Cacheable Reads      C = 1</A>
  418. <BR>
  419.  
  420. <A HREF="6_idc/html#HDR6">6.2.2  Uncacheable Reads     C = 0</A>
  421. </UL>
  422.  
  423. <A HREF="6_idc/html#REF91918"><B>6.3  IDC validity</B></A>
  424.  
  425. <UL>
  426. <A HREF="6_idc/html#HDR7">6.3.1  Software IDC Flush</A>
  427. <BR>
  428.  
  429. <A HREF="6_idc/html#HDR8">6.3.2  Doubly mapped space</A>
  430. </UL>
  431.  
  432. <A HREF="6_idc/html#REF38619"><B>6.4  Read-Lock-Write</B></A>
  433. <BR>
  434.  
  435. <A HREF="6_idc/html#REF35749"><B>6.5  IDC Enable/Disable and Reset</B></A>
  436.  
  437. <UL>
  438. <A HREF="6_idc/html#HDR9">6.5.1  To enable the IDC</A>
  439. <BR>
  440.  
  441. <A HREF="6_idc/html#HDR10">6.5.2  To disable the IDC</A>
  442. </UL>
  443. </UL>
  444.  
  445.  
  446. <BR>
  447.  
  448. <A HREF="7_wb/html#HDR4"><B>Write Buffer (WB)</B></A>
  449.  
  450. <UL>
  451. <A HREF="7_wb/html#REF36960"><B>7.1  Bufferable bit</B></A>
  452. <BR>
  453.  
  454. <A HREF="7_wb/html#REF30586"><B>7.2  Write Buffer Operation</B></A>
  455.  
  456. <UL>
  457. <A HREF="7_wb/html#HDR5">7.2.1  Bufferable Write</A>
  458. <BR>
  459.  
  460. <A HREF="7_wb/html#HDR6">7.2.2  Unbufferable Writes</A>
  461. <BR>
  462.  
  463. <A HREF="7_wb/html#HDR7">7.2.3  Read-Lock-Write</A>
  464. <BR>
  465.  
  466. <A HREF="7_wb/html#HDR8">7.2.4  To enable the Write Buffer</A>
  467. <BR>
  468.  
  469. <A HREF="7_wb/html#HDR9">7.2.5  To disable the Write Buffer</A>
  470. </UL>
  471. </UL>
  472.  
  473.  
  474. <BR>
  475.  
  476. <A HREF="8_coproc/html#HDR4"><B>Coprocessors</B></A>
  477.  
  478. <UL>
  479. <A HREF="8_coproc/html#REF85161"><B>8.1  Coprocessors</B></A>
  480. </UL>
  481.  
  482.  
  483. <BR>
  484.  
  485. <A HREF="9_mmu/html#REF64910"><B>Memory Management Unit</B></A>
  486.  
  487. <UL>
  488. <A HREF="9_mmu/html#REF57061"><B>9.1  MMU Program Accessible Registers</B></A>
  489. <BR>
  490.  
  491. <A HREF="9_mmu/html#REF98484"><B>9.2  Address Translation</B></A>
  492. <BR>
  493.  
  494. <A HREF="9_mmu/html#REF31773"><B>9.3  Translation Process</B></A>
  495.  
  496. <UL>
  497. <A HREF="9_mmu/html#HDR3">9.3.1  Translation Table Base</A>
  498. <BR>
  499.  
  500. <A HREF="9_mmu/html#HDR4">9.3.2  Level One Fetch</A>
  501. </UL>
  502.  
  503. <A HREF="9_mmu/html#REF12347"><B>9.4  Level One Descriptor</B></A>
  504. <BR>
  505.  
  506. <A HREF="9_mmu/html#REF58912"><B>9.5  Page Table Descriptor</B></A>
  507. <BR>
  508.  
  509. <A HREF="9_mmu/html#REF37352"><B>9.6  Section Descriptor</B></A>
  510. <BR>
  511.  
  512. <A HREF="9_mmu/html#REF66504"><B>9.7  Translating Section References</B></A>
  513. <BR>
  514.  
  515. <A HREF="9_mmu/html#REF88904"><B>9.8  Level Two Descriptor</B></A>
  516. <BR>
  517.  
  518. <A HREF="9_mmu/html#REF83988"><B>9.9  Translating Small Page References</B></A>
  519. <BR>
  520.  
  521. <A HREF="9_mmu/html#REF39005"><B>9.10  Translating Large Page References</B></A>
  522. <BR>
  523.  
  524. <A HREF="9_mmu/html#REF81674"><B>9.11  MMU Faults and CPU Aborts</B></A>
  525. <BR>
  526.  
  527. <A HREF="9_mmu/html#REF14878"><B>9.12  Fault Address & Fault Status Registers (FAR & FSR)</B></A>
  528. <BR>
  529.  
  530. <A HREF="9_mmu/html#REF33225"><B>9.13  Domain Access Control</B></A>
  531. <BR>
  532.  
  533. <A HREF="9_mmu/html#REF65129"><B>9.14  Fault Checking Sequence</B></A>
  534.  
  535. <UL>
  536. <A HREF="9_mmu/html#HDR5">9.14.1  Alignment Fault</A>
  537. <BR>
  538.  
  539. <A HREF="9_mmu/html#HDR6">9.14.2  Translation Fault </A>
  540. <BR>
  541.  
  542. <A HREF="9_mmu/html#HDR7">9.14.3  Domain Fault</A>
  543. <BR>
  544.  
  545. <A HREF="9_mmu/html#REF30731">9.14.4  Permission Fault</A>
  546. </UL>
  547.  
  548. <A HREF="9_mmu/html#REF87596"><B>9.15  External Aborts</B></A>
  549. <BR>
  550.  
  551. <A HREF="9_mmu/html#REF72105"><B>9.16  Interaction of the MMU, IDC and Write Buffer</B></A>
  552. <BR>
  553.  
  554. <A HREF="9_mmu/html#REF95195"><B>9.17  Effect of Reset</B></A>
  555. </UL>
  556.  
  557.  
  558. <BR>
  559.  
  560. <A HREF="10_bus/html#REF19959"><B>Bus Interface</B></A>
  561.  
  562. <UL>
  563. <A HREF="10_bus/html#REF44881"><B>10.1  Fastbus Extension</B></A>
  564. <BR>
  565.  
  566. <A HREF="10_bus/html#REF87502"><B>10.2  Standard Mode</B></A>
  567.  
  568. <UL>
  569. <A HREF="10_bus/html#HDR5">10.2.1  Asynchronous Mode</A>
  570. <BR>
  571.  
  572. <A HREF="10_bus/html#HDR6">10.2.2  Synchronous Mode</A>
  573. </UL>
  574.  
  575. <A HREF="10_bus/html#REF90935"><B>10.3  ARM710a Cycle Speed</B></A>
  576. <BR>
  577.  
  578. <A HREF="10_bus/html#REF82129"><B>10.4  Cycle Types</B></A>
  579. <BR>
  580.  
  581. <A HREF="10_bus/html#REF31216"><B>10.5  Memory Access</B></A>
  582. <BR>
  583.  
  584. <A HREF="10_bus/html#REF27483"><B>10.6  Read/Write</B></A>
  585. <BR>
  586.  
  587. <A HREF="10_bus/html#REF89410"><B>10.7  Byte/Word</B></A>
  588. <BR>
  589.  
  590. <A HREF="10_bus/html#REF71074"><B>10.8  Use of Byte Lane Selects (BLS[3:0])</B></A>
  591. <BR>
  592.  
  593. <A HREF="10_bus/html#REF74287"><B>10.9  Maximum Sequential Length</B></A>
  594. <BR>
  595.  
  596. <A HREF="10_bus/html#REF38925"><B>10.10  Memory Access Types</B></A>
  597. <BR>
  598.  
  599. <A HREF="10_bus/html#REF81746"><B>10.11  Unbuffered Writes / Uncacheable Reads</B></A>
  600. <BR>
  601.  
  602. <A HREF="10_bus/html#REF87620"><B>10.12  Buffered Write</B></A>
  603. <BR>
  604.  
  605. <A HREF="10_bus/html#REF50231"><B>10.13  Linefetch</B></A>
  606. <BR>
  607.  
  608. <A HREF="10_bus/html#REF51608"><B>10.14  Translation fetches</B></A>
  609. <BR>
  610.  
  611. <A HREF="10_bus/html#REF76608"><B>10.15  Read - lock -write</B></A>
  612. <BR>
  613.  
  614. <A HREF="10_bus/html#REF26807"><B>10.16  Use of the nWAIT pin</B></A>
  615. <BR>
  616.  
  617. <A HREF="10_bus/html#REF35433"><B>10.17  Use of the ALE pin</B></A>
  618. <BR>
  619.  
  620. <A HREF="10_bus/html#REF84611"><B>10.18  ARM710a Cycle Type Summary</B></A>
  621. </UL>
  622.  
  623.  
  624. <BR>
  625.  
  626. <A HREF="11_bscan/html#HDR4"><B>Boundary Scan Test Interface</B></A>
  627.  
  628. <UL>
  629. <A HREF="11_bscan/html#REF75580"><B>11.1  Overview</B></A>
  630. <BR>
  631.  
  632. <A HREF="11_bscan/html#REF14924"><B>11.2  Reset</B></A>
  633. <BR>
  634.  
  635. <A HREF="11_bscan/html#REF48214"><B>11.3  Pullup Resistors</B></A>
  636. <BR>
  637.  
  638. <A HREF="11_bscan/html#REF85366"><B>11.4  Instruction Register</B></A>
  639. <BR>
  640.  
  641. <A HREF="11_bscan/html#REF86191"><B>11.5  Public Instructions</B></A>
  642.  
  643. <UL>
  644. <A HREF="11_bscan/html#HDR5">11.5.1  EXTEST (0000)</A>
  645. <BR>
  646.  
  647. <A HREF="11_bscan/html#HDR6">11.5.2  SAMPLE/PRELOAD (0011)</A>
  648. <BR>
  649.  
  650. <A HREF="11_bscan/html#HDR7">11.5.3  CLAMP (0101)</A>
  651. <BR>
  652.  
  653. <A HREF="11_bscan/html#HDR8">11.5.4  HIGHZ (0111)</A>
  654. <BR>
  655.  
  656. <A HREF="11_bscan/html#HDR9">11.5.5  CLAMPZ (1001)</A>
  657. <BR>
  658.  
  659. <A HREF="11_bscan/html#HDR10">11.5.6  INTEST (1100)</A>
  660. <BR>
  661.  
  662. <A HREF="11_bscan/html#HDR11">11.5.7  IDCODE (1110)</A>
  663. <BR>
  664.  
  665. <A HREF="11_bscan/html#HDR12">11.5.8  BYPASS (1111)</A>
  666. </UL>
  667.  
  668. <A HREF="11_bscan/html#REF35329"><B>11.6  Test Data Registers</B></A>
  669.  
  670. <UL>
  671. <A HREF="11_bscan/html#HDR13">11.6.1  Bypass Register</A>
  672. <BR>
  673.  
  674. <A HREF="11_bscan/html#HDR14">11.6.2  ARM710a Device Identification (ID) Code Register </A>
  675. <BR>
  676.  
  677. <A HREF="11_bscan/html#HDR15">11.6.3  ARM710a Boundary Scan (BS) Register</A>
  678. <BR>
  679.  
  680. <A HREF="11_bscan/html#HDR16">11.6.4  Output Enable Boundary-scan Cells</A>
  681. <BR>
  682.  
  683. <A HREF="11_bscan/html#HDR17">11.6.5  Single-step Operation</A>
  684. </UL>
  685.  
  686. <A HREF="11_bscan/html#REF39623"><B>11.7  Boundary Scan Interface Signals</B></A>
  687. </UL>
  688.  
  689.  
  690. <BR>
  691.  
  692. <A HREF="13_acpar_comp/html#HDR4"><B>AC Parameters <BR>
  693. in Standard Mode</B></A>
  694.  
  695. <UL>
  696. <A HREF="13_acpar_comp/html#REF35731"><B>13.1  Test Conditions</B></A>
  697. <BR>
  698.  
  699. <A HREF="13_acpar_comp/html#REF27104"><B>13.2  Relationship between FCLK & MCLK in Synchronous Mode</B></A>
  700.  
  701. <UL>
  702. <A HREF="13_acpar_comp/html#REF27848">13.2.1  Tald Measurement</A>
  703. </UL>
  704.  
  705. <A HREF="13_acpar_comp/html#REF40093"><B>13.3  Main Bus Signals</B></A>
  706. </UL>
  707.  
  708.  
  709. <BR>
  710.  
  711. <A HREF="14_acpar_fast/html#HDR4"><B>AC Parameters <BR>
  712. with Fastbus Extension</B></A>
  713.  
  714. <UL>
  715. <A HREF="14_acpar_fast/html#REF97130"><B>14.1  Test Conditions</B></A>
  716. <BR>
  717.  
  718. <A HREF="14_acpar_fast/html#REF21640"><B>14.2  Main Bus Signals</B></A>
  719. </UL>
  720.  
  721.  
  722. <BR>
  723.  
  724. <A HREF="15_physdet/html#HDR4"><B>Physical Details</B></A>
  725.  
  726. <UL>
  727. <A HREF="15_physdet/html#REF58465"><B>15.1  Physical Details</B></A>
  728. </UL>
  729.  
  730.  
  731. <BR>
  732.  
  733. <A HREF="16_pinout/html#HDR4"><B>Pinout</B></A>
  734.  
  735. <UL>
  736. <A HREF="16_pinout/html#REF97927"><B>16.1  Pinout</B></A>
  737. </UL>
  738.  
  739.  
  740. <HR>