home *** CD-ROM | disk | FTP | other *** search
/ RISC DISC 2 / RISC_DISC_2.iso / the_web / documents / arm_data / arm610 / book next >
Encoding:
Text File  |  1995-02-25  |  7.7 KB  |  297 lines
  1. <!-- This file was created with the fm2html filter.
  2. The filter is copyright Norwegian Telecom Research and
  3. was programmed by Jon Stephenson von Tetzchner.  -->
  4. <HR><H2>Table of Contents</H2>
  5.  
  6. <BR>
  7.  
  8. <A HREF="1_2_introsig/html#HDR0"><B>1.0  Introduction</B></A>
  9.  
  10. <UL>
  11. <A HREF="1_2_introsig/html#HDR1"><B>1.1  <B></B>Block Diagram</B></A>
  12. <BR>
  13.  
  14. <A HREF="1_2_introsig/html#HDR2"><B>1.2  Functional Diagram            </B></A>
  15. </UL>
  16.  
  17. <A HREF="1_2_introsig/html#HDR3"><B>2.0  Signal Description</B></A>
  18.  
  19. <BR>
  20.  
  21. <A HREF="3_progmod/html#REF40134"><B>3.0  Programmer's Model</B></A>
  22.  
  23. <UL>
  24. <A HREF="3_progmod/html#HDR0"><B>3.1  Register Configuration</B></A>
  25. <BR>
  26.  
  27. <A HREF="3_progmod/html#HDR1"><B>3.2  Operating Mode Selection</B></A>
  28. <BR>
  29.  
  30. <A HREF="3_progmod/html#HDR2"><B>3.3  Registers</B></A>
  31. <BR>
  32.  
  33. <A HREF="3_progmod/html#HDR3"><B>3.4  Exceptions</B></A>
  34. <BR>
  35.  
  36. <A HREF="3_progmod/html#REF20815"><B>3.5  Reset</B></A>
  37. </UL>
  38.  
  39.  
  40. <BR>
  41.  
  42. <A HREF="4_instset/html#REF42177"><B>4.0  Instruction Set</B></A>
  43.  
  44. <UL>
  45. <A HREF="4_instset/html#HDR0"><B>4.1  Instruction Set Summary</B></A>
  46. <BR>
  47.  
  48. <A HREF="4_instset/html#HDR1"><B>4.2  The Condition Field</B></A>
  49. <BR>
  50.  
  51. <A HREF="4_instset/html#HDR2"><B>4.3  Branch and Branch with link (B, BL)</B></A>
  52. <BR>
  53.  
  54. <A HREF="4_instset/html#HDR3"><B>4.4  Data processing</B></A>
  55. <BR>
  56.  
  57. <A HREF="4_instset/html#HDR4"><B>4.5  PSR Transfer (MRS, MSR)</B></A>
  58. <BR>
  59.  
  60. <A HREF="4_instset/html#HDR5"><B>4.6  Multiply and Multiply-Accumulate (MUL, MLA)</B></A>
  61. <BR>
  62.  
  63. <A HREF="4_instset/html#HDR6"><B>4.7  <B></B>Single data transfer (LDR, STR)</B></A>
  64. <BR>
  65.  
  66. <A HREF="4_instset/html#HDR7"><B>4.8  Block data transfer (LDM, STM)</B></A>
  67. <BR>
  68.  
  69. <A HREF="4_instset/html#HDR8"><B>4.9  Single data swap (SWP)</B></A>
  70. <BR>
  71.  
  72. <A HREF="4_instset/html#HDR9"><B>4.10  Software interrupt (SWI)</B></A>
  73. <BR>
  74.  
  75. <A HREF="4_instset/html#HDR10"><B>4.11  Coprocessor Instructions on ARM610</B></A>
  76. <BR>
  77.  
  78. <A HREF="4_instset/html#HDR11"><B>4.12  Coprocessor data operations (CDP)</B></A>
  79. <BR>
  80.  
  81. <A HREF="4_instset/html#HDR12"><B>4.13  Coprocessor data transfers (LDC, STC)</B></A>
  82. <BR>
  83.  
  84. <A HREF="4_instset/html#HDR13"><B>4.14  Coprocessor register transfers (MRC, MCR)</B></A>
  85. <BR>
  86.  
  87. <A HREF="4_instset/html#HDR14"><B>4.15  Undefined instruction</B></A>
  88. <BR>
  89.  
  90. <A HREF="4_instset/html#HDR15"><B>4.16  Instruction Set Examples</B></A>
  91. </UL>
  92.  
  93.  
  94. <BR>
  95.  
  96. <A HREF="5_6_7_8_9_10_idcwbmmu/html#REF10798"><B>5.0  Configuration</B></A>
  97.  
  98. <UL>
  99. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR0"><B>5.1  Internal Coprocessor Instructions</B></A>
  100. <BR>
  101.  
  102. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR1"><B>5.2  Registers</B></A>
  103. </UL>
  104.  
  105. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR2"><B>6.0  Instruction and Data Cache (IDC)</B></A>
  106.  
  107. <UL>
  108. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR3"><B>6.1  Cacheable Bit - C</B></A>
  109. <BR>
  110.  
  111. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR4"><B>6.2  Updateable Bit - U</B></A>
  112. <BR>
  113.  
  114. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR5"><B>6.3  IDC Operation</B></A>
  115. <BR>
  116.  
  117. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR6"><B>6.4  IDC validity</B></A>
  118. <BR>
  119.  
  120. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR7"><B>6.5  Read-Lock-Write</B></A>
  121. <BR>
  122.  
  123. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR8"><B>6.6  IDC Enable/Disable and Reset</B></A>
  124. </UL>
  125.  
  126. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR9"><B>7.0  Write Buffer (WB)</B></A>
  127.  
  128. <UL>
  129. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR10"><B>7.1  Bufferable bit</B></A>
  130. <BR>
  131.  
  132. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR11"><B>7.2  Write Buffer Operation</B></A>
  133. </UL>
  134.  
  135. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR12"><B>8.0  Coprocessors</B></A>
  136. <BR>
  137.  
  138. <A HREF="5_6_7_8_9_10_idcwbmmu/html#REF17897"><B>9.0  Memory Management Unit (MMU)</B></A>
  139.  
  140. <UL>
  141. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR13"><B>9.1  MMU Program Accessible Registers</B></A>
  142. <BR>
  143.  
  144. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR14"><B>9.2  Address Translation</B></A>
  145. <BR>
  146.  
  147. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR15"><B>9.3  Translation Process</B></A>
  148. <BR>
  149.  
  150. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR16"><B>9.4  Level One Descriptor</B></A>
  151. <BR>
  152.  
  153. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR17"><B>9.5  Page Table Descriptor</B></A>
  154. <BR>
  155.  
  156. <A HREF="5_6_7_8_9_10_idcwbmmu/html#REF37352"><B>9.6  Section Descriptor</B></A>
  157. <BR>
  158.  
  159. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR18"><B>9.7  Translating Section References</B></A>
  160. <BR>
  161.  
  162. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR19"><B>9.8  Level Two Descriptor</B></A>
  163. <BR>
  164.  
  165. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR20"><B>9.9  Translating Small Page References</B></A>
  166. <BR>
  167.  
  168. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR21"><B>9.10  Translating Large Page References</B></A>
  169. <BR>
  170.  
  171. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR22"><B>9.11  MMU Faults and CPU Aborts</B></A>
  172. <BR>
  173.  
  174. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR23"><B>9.12  Fault Address & Fault Status Registers (FAR & FSR)</B></A>
  175. <BR>
  176.  
  177. <A HREF="5_6_7_8_9_10_idcwbmmu/html#REF33225"><B>9.13  Domain Access Control</B></A>
  178. <BR>
  179.  
  180. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR24"><B>9.14  Fault Checking Sequence</B></A>
  181. <BR>
  182.  
  183. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR25"><B>9.15  External Aborts</B></A>
  184. <BR>
  185.  
  186. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR26"><B>9.16  Interaction of the MMU, IDC and Write Buffer</B></A>
  187. <BR>
  188.  
  189. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR27"><B>9.17  Effect of Reset</B></A>
  190. </UL>
  191.  
  192. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR28"><B>10.0  Bus Interface</B></A>
  193.  
  194. <UL>
  195. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR29"><B>10.1  ARM610 Cycle Speed</B></A>
  196. <BR>
  197.  
  198. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR30"><B>10.2  Cycle Types</B></A>
  199. <BR>
  200.  
  201. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR31"><B>10.3  Memory Access</B></A>
  202. <BR>
  203.  
  204. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR32"><B>10.4  Read/Write</B></A>
  205. <BR>
  206.  
  207. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR33"><B>10.5  Byte/Word</B></A>
  208. <BR>
  209.  
  210. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR34"><B>10.6  Maximum Sequential Length</B></A>
  211. <BR>
  212.  
  213. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR35"><B>10.7  Memory Access Types</B></A>
  214. <BR>
  215.  
  216. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR36"><B>10.8  Unbuffered Writes / Uncacheable Reads</B></A>
  217. <BR>
  218.  
  219. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR37"><B>10.9  Buffered Write</B></A>
  220. <BR>
  221.  
  222. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR38"><B>10.10  Linefetch</B></A>
  223. <BR>
  224.  
  225. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR39"><B>10.11  Translation fetches</B></A>
  226. <BR>
  227.  
  228. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR40"><B>10.12  Read - lock -write</B></A>
  229. <BR>
  230.  
  231. <A HREF="5_6_7_8_9_10_idcwbmmu/html#HDR41"><B>10.13  ARM610 Cycle Type Summary</B></A>
  232. </UL>
  233.  
  234.  
  235. <BR>
  236.  
  237. <A HREF="11_bscan/html#HDR0"><B>11.0  Boundary Scan Test Interface</B></A>
  238.  
  239. <UL>
  240. <A HREF="11_bscan/html#HDR1"><B>11.1  Overview</B></A>
  241. <BR>
  242.  
  243. <A HREF="11_bscan/html#HDR2"><B>11.2  Reset</B></A>
  244. <BR>
  245.  
  246. <A HREF="11_bscan/html#HDR3"><B>11.3  Pullup Resistors</B></A>
  247. <BR>
  248.  
  249. <A HREF="11_bscan/html#HDR4"><B>11.4  Instruction Register</B></A>
  250. <BR>
  251.  
  252. <A HREF="11_bscan/html#HDR5"><B>11.5  Public Instructions</B></A>
  253. <BR>
  254.  
  255. <A HREF="11_bscan/html#HDR6"><B>11.6  Test Data Registers</B></A>
  256. <BR>
  257.  
  258. <A HREF="11_bscan/html#HDR7"><B>11.7  Boundary Scan Interface Signals</B></A>
  259. </UL>
  260.  
  261.  
  262. <BR>
  263.  
  264. <A HREF="12_13_14_15_dcac/html#HDR0"><B>12.0  DC Parameters</B></A>
  265.  
  266. <UL>
  267. <A HREF="12_13_14_15_dcac/html#HDR1"><B>12.1  Absolute Maximum Ratings</B></A>
  268. <BR>
  269.  
  270. <A HREF="12_13_14_15_dcac/html#HDR2"><B>12.2  DC Operating Conditions</B></A>
  271. <BR>
  272.  
  273. <A HREF="12_13_14_15_dcac/html#HDR3"><B>12.3  DC Characteristics</B></A>
  274. </UL>
  275.  
  276. <A HREF="12_13_14_15_dcac/html#HDR4"><B>13.0  AC Parameters</B></A>
  277.  
  278. <UL>
  279. <A HREF="12_13_14_15_dcac/html#HDR5"><B>13.1  Test Conditions</B></A>
  280. <BR>
  281.  
  282. <A HREF="12_13_14_15_dcac/html#REF27104"><B>13.2  Relationship between FCLK & MCLK</B></A>
  283. <BR>
  284.  
  285. <A HREF="12_13_14_15_dcac/html#REF40093"><B>13.3  Main Bus Signals     </B></A>
  286. </UL>
  287.  
  288. <A HREF="12_13_14_15_dcac/html#HDR6"><B>14.0  Physical Details</B></A>
  289. <BR>
  290.  
  291. <A HREF="12_13_14_15_dcac/html#HDR7"><B>15.0  Pinout</B></A>
  292.  
  293. <BR>
  294.  
  295. <A HREF="16_backcomp/html#REF40413"><B>16.0  Appendix - Backward Compatibility</B></A>
  296.  
  297. <HR>