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/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / sys / amiga / hardware / 23644 < prev    next >
Encoding:
Internet Message Format  |  1993-01-24  |  2.9 KB
  1. Path: sparky!uunet!cs.utexas.edu!geraldo.cc.utexas.edu!geraldo.cc.utexas.edu!usenet
  2. From: amigamat@ccwf.cc.utexas.edu (Mark Thomas)
  3. Newsgroups: comp.sys.amiga.hardware
  4. Subject: Re: Any News on the new Motorola Chip?
  5. Date: 25 Jan 1993 03:38:12 GMT
  6. Organization: The University of Texas at Austin, Austin TX
  7. Lines: 58
  8. Message-ID: <1jvnb4INNg64@geraldo.cc.utexas.edu>
  9. References: <hanscs.74.727431258@dhhalden.no> <C18o89.6MA@cs.columbia.edu> <1k1bn6INNau@newsman.csu.murdoch.edu.au>
  10. NNTP-Posting-Host: donald.cc.utexas.edu
  11.  
  12. In article <1k1bn6INNau@newsman.csu.murdoch.edu.au> meek@csu.murdoch.edu.au (Lindsay Meek) writes:
  13. >won@cs.columbia.edu (Won Y. Kim) writes:
  14. >
  15. >>In article <hanscs.74.727431258@dhhalden.no> hanscs@dhhalden.no (HANS CHRISTIAN SANDER) writes:
  16. >>[stuff deletedp
  17. >>>>
  18. >>>The 68060 will be released(Amiga Computing) late 93. And will do aprox. 100 
  19. >>>MIPS at 25 MHz.
  20. >>>
  21. >>Hmm, How  can this be ?? Is the 060 a multi processor in one?
  22. >>At a clock speed of 25 Mhz, the most a "normal" cpu (that I am aware of)
  23. >>can execute at most 25 million instructions per second.
  24. >
  25. >>The # is usually smaller unless the code can utilize the pipleline 100 % (not
  26. >>bloody likely!!)
  27. >
  28. >    They might have increased the width of the data bus. This would allow
  29. >/explain the 4x speed up at the same clock speed. However, the current state
  30. >of-the-art in VLIW (Very Large Instruction word) designs requires that you
  31. >have a customised code generator on your compiler to schedule the other three
  32. >instruction units correctly. I think some of the new workstations use VLIW (?)./
  33.  
  34. 68060 key features:
  35.  
  36. * Superscaler implementation of the M68000 architecture
  37. * IEEE compatible floating point
  38. * 8k instruction and 8k data caches
  39. * Branching target cache to minimize branch latency
  40. * Four entry write posting buffer
  41. * Bus snooping to maintain cache coherency
  42. * Full 32 nit non-multiplexed address and data busses
  43. * Low power mode for portable operation
  44.  
  45. BTC (Branch Target Cache)
  46. The 68060 has a logically addressed 256 entry cache which associates branch
  47. instruction addresses with their corresponding branch target address.
  48. Correctly predicted taken branches execute in 0 clocks.  Correclty predicted
  49. not taken branches execute in 1 clock.
  50.  
  51. IEC (Instruction Execution Controller)
  52. Has dual integer execution pipelines which allow simultaneous instruction
  53. execution.  Floatint point instructions are passed the the internal FPU.
  54. Most integer instructions are designed to execute in one clock.
  55.  
  56. FPU (Floating Point Unit)
  57. The FPU is 100% compatible witht the 68040 programming model.
  58.  
  59. At 50 MHz, the 68060 will offer more than three times the performance
  60. of a 25MHz 68040, but maintains code campatibilty.
  61.  
  62. (Paraphrased from CTACS Monitor, the newsletter of the Central Texas
  63. Amiga Computer Society.)
  64.  
  65. Mark
  66. -- 
  67. -------------------------------------------------------------------
  68.          Mark A. Thomas          / (amigamat@ccwf.cc.utexas.edu)
  69.          CS Student : University of Texas at Austin
  70.