home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #1 / NN_1993_1.iso / spool / comp / sys / ibm / pc / hardware / 34830 < prev    next >
Encoding:
Internet Message Format  |  1993-01-05  |  1.3 KB
  1. Path: sparky!uunet!olivea!veritas!amdcad!dvorak.amd.com!tdbear
  2. From: tdbear@dvorak.amd.com (Thomas D. Barrett)
  3. Newsgroups: comp.sys.ibm.pc.hardware
  4. Subject: Re: Why does my 486 require 2 wait states?
  5. Message-ID: <1993Jan5.151349.14171@dvorak.amd.com>
  6. Date: 5 Jan 93 15:13:49 GMT
  7. References: <1ia62bINN37o@savoy.cc.williams.edu> <1993Jan4.213815.28624@bmers95.bnr.ca>
  8. Organization: Advanced Micro Devices, Inc.; Austin, Texas
  9. Lines: 17
  10.  
  11. In article <1993Jan4.213815.28624@bmers95.bnr.ca> khor@bnr.ca writes:
  12. >  With 33MHz, you are accessing the memory at (1/33E6)secs = 30.3 ns.
  13. >  That is too fast as most DRAMs can only provide access reliablity
  14. >  of 70/80ns (older DRAMs -> 100ns).
  15.  
  16. Actually it isn't so bad... 60ns DRAM have a page mode access of 30ns,
  17. Since the 0ws cycle has about 40ns of time available, it is possible
  18. that some designs might try for 0ws page mode (although 1ws is more
  19. realistic).  Using interleaved memory and burst mode (486) it is
  20. possible to do the x-2-2-2 cycles without much difficulty.
  21.  
  22.  
  23. -- 
  24. |Tom Barrett (TDBear), Sr. Engineer|tom.barrett@amd.com|v:512-462-6856 |
  25. |AMD PCD MS-520 | 5900 E. Ben White|Austin, TX  78741  |f:512-462-5155 |
  26. |"No is yes, And we're all free"   |CO made a #2 no-no... PU!          |
  27. |My views are my own and may not be the same as the company of origin  |
  28.