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/ NetNews Usenet Archive 1993 #1 / NN_1993_1.iso / spool / comp / sys / dec / 6769 < prev    next >
Encoding:
Internet Message Format  |  1993-01-08  |  2.8 KB
  1. Xref: sparky comp.sys.dec:6769 comp.dsp:2955
  2. Newsgroups: comp.sys.dec,comp.dsp
  3. Path: sparky!uunet!zaphod.mps.ohio-state.edu!wupost!darwin.sura.net!haven.umd.edu!decuac!pa.dec.com!engage.pko.dec.com!e2big.mko.dec.com!tallis.enet.dec.com!kirk
  4. From: kirk@tallis.enet.dec.com (Matthew B. Kirk)
  5. Subject: Re: Alpha fft performance
  6. Message-ID: <1993Jan8.205008.9844@e2big.mko.dec.com>
  7. Sender: usenet@e2big.mko.dec.com (Mr. USENET)
  8. Organization: Digital Equipment Corporation
  9. Date: Fri, 8 Jan 1993 20:49:31 GMT
  10. Lines: 52
  11.  
  12.  
  13. In article <1993Jan7.121038.4845@odin.corp.sgi.com>, jpp@pipo.paris.sgi.com (Jean-Pierre Panziera - SGI PARIS) writes...
  14. >  I am not familiar with "Alpha's process cycle counter". Is this a simulator ?
  15. >  Does this tool take in account eventual cache misses ?
  16. >  How do real benchmark compare with your simulation ?
  17.  
  18. It's in the hardware.
  19.  
  20. From page 4-118, Alpha Architecture Reference Manual (description of 
  21. RPCC - read process cycle counter):  
  22.  
  23.     The low order 32 bits of theprocess cycle counter is an unsigned
  24.       32 bit integer that increments once per N CPU cycles, where N is
  25.      an implementation-specific integer in the range 1-16.  The cycle
  26.      counter frequency is the number of times the process cycle counter 
  27.     gets incremented per second, rounded to a 64 bit integer.  The
  28.     integer count wraps to 0 from a count of FFFF FFFF.  The counter
  29.     wraps no more frequently than 1.5 times the implementation's 
  30.     interval clock interrupt period (whichi s two thirds of the
  31.     interval clock interrupt frequency).  The high-order 32 bits of the
  32.     process cycle counter are an offset that when added to the low-order 
  33.     32 bits gives the cycle count for this process.
  34.  
  35.     The process cycle counter is suitable for timing intervals on the 
  36.     order of nanoseconds and may be used for detailed performance
  37.     characterization.  It is required on all implementations.  PCC is
  38.     required for every processor, and each processor in a multiprocessor
  39.     system has its own PCC.  
  40.  
  41. There is also a 'system cycle counter'.
  42.  
  43. > 
  44. >|> The algorithm is a radix-4 algorithm, and is basically just a C translation
  45. >|> of the FORTRAN code in "DFT/FFT and Convolution Algorithms" by Burrus and 
  46. >|> Parks (with a few tweaks, of course).
  47. > 
  48. >  Are the results of your transform ordered, or are they "bit reversed" ?
  49. > 
  50. >Thanks you in advance.
  51. > 
  52. >---
  53. >    ___   ___/       ___   /       ___   /    Jean-Pierre Panziera
  54. >         /          /     /       /     /    jpp@paris.sgi.com
  55. >        /          ______/       ______/    
  56. >       /          /             /        
  57. > _____/       ___/          ___/        
  58. =============================================================================
  59. Matthew Kirk                           kirk@tallis.enet.dec.com
  60.  
  61. All opinions expressed here are mine and do not reflect those of Digital
  62. Equipment Corporation.
  63. =============================================================================
  64.