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/ NetNews Usenet Archive 1993 #1 / NN_1993_1.iso / spool / comp / arch / 12152 < prev    next >
Encoding:
Internet Message Format  |  1993-01-08  |  1.6 KB
  1. Path: sparky!uunet!stanford.edu!apple!NewsWatcher!user
  2. From: tim@apple.com (Tim Olson)
  3. Newsgroups: comp.arch
  4. Subject: Re: How does an R4000-style cache work?
  5. Message-ID: <tim-080193085353@129.38.222.43>
  6. Date: 8 Jan 93 14:59:24 GMT
  7. References: <1993Jan6.235455.25425@Princeton.EDU> <1993Jan7.201733.16338@csrd.uiuc.edu>
  8. Sender: daemon@Apple.COM
  9. Followup-To: comp.arch
  10. Organization: Apple Computer Inc. / Somerset
  11. Lines: 28
  12.  
  13. In article <1993Jan7.201733.16338@csrd.uiuc.edu>, grout@sp90.csrd.uiuc.edu
  14. (John R. Grout) wrote:
  15.  
  16. > So, the indicated solution is:
  17. > 
  18. > 4)   Put the data in a write buffer until tag check.
  19. > 
  20. >      On a cache miss, stall the pipeline and write the data to cache as part
  21. >       of miss processing.
  22. > 
  23. >      On a cache hit, put the data to the store buffer and unload it when:
  24. > 
  25. >     a) The cache bandwidth is available: no pipeline effects.
  26. >     b) A load which wants to use the results of the store is
  27. >         detected: stall the pipeline and empty the store buffer.
  28. >     c) The store buffer is full: not clear (is this handled like case "b"?)
  29.  
  30. Case c) probably never occurs -- a store can sit in the store buffer of the
  31. cache until another store occurs, at which time the first store can use the
  32. second store's pipeline slot to write into the cache (as long as tag
  33. addressing and cache data addressing are split).  We used the same trick on
  34. the Am29000 to multiplex the single register-file writeback port between
  35. ALU results and LOAD results (as LOAD results come back sometime after the
  36. LOAD's writeback slot has passed...)
  37.  
  38.      -- Tim Olson
  39.         Apple Computer Inc. / Somerset
  40.         (tim@apple.com)
  41.