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/ NetNews Usenet Archive 1993 #1 / NN_1993_1.iso / spool / comp / arch / 12112 < prev    next >
Encoding:
Internet Message Format  |  1993-01-06  |  2.7 KB
  1. Path: sparky!uunet!mcsun!uknet!mucs!mshute
  2. From: mshute@cs.man.ac.uk (Malcolm Shute)
  3. Newsgroups: comp.arch
  4. Subject: Re: uniprocessor design ceiling
  5. Message-ID: <7125@m1.cs.man.ac.uk>
  6. Date: 6 Jan 93 11:59:03 GMT
  7. References: <2340@sousa.tay.dec.com> <1ho4g1INNgac@nigel.msen.com> <1993Jan3.215458.7960@athena.mit.edu>
  8. Sender: news@cs.man.ac.uk
  9. Organization: Dept Computer Science, University of Manchester, U.K.
  10. Lines: 45
  11.  
  12. In article <1993Jan3.215458.7960@athena.mit.edu> solman@athena.mit.edu (Jason W Solinsky) writes:
  13. >If (as I have been led to believe) there
  14. >exists a linewidth which is large enough for yield to be effectively 100%,
  15.                                                           ^^^^^^^^^^^
  16. You quite rightly recognise that it never exactly reaches 100%...
  17. it's just an exponential curve which at some arbitrarily defined 'knee'
  18. you decide to treat it as being negligably close to 100%.
  19. So... if you're going to do something drastic, like multiplying the number
  20. of process steps by a couple of hundred, you will not be surprised to find
  21. the position of this knee moving.
  22. [I've never really understood how people manage to read 0.7V as the position
  23. of the knee of the exponential function which is supposed to characterise
  24. the IV curve for a silicon PN junction... you only need to get a magnifying
  25. glass out, and the point at which the curve really starts to break away from
  26. the I-axis moves :-]
  27.  
  28. >why hasn't anybody attempted to build a very tall, large line width chip?
  29. >Is the problem a difficulty in creating monocrystaline Si above the substrate?
  30. >Are problems with planarization cumulative such that working with too many
  31. >levels becomes impossible?
  32.                                                   -k
  33. It is tempting for me to write:  Y = ( 1 + A.D/k )
  34. where:  Y = circuit yield
  35.         A = circuit area
  36.         D = fault density
  37.         k = number of process steps
  38.  
  39. It is one of those theoretically-reasoned models which abound in yield modelling.
  40. Unfortunately, Stapper indicates that, tempting though its arguments are, it
  41. bears no correlation with any experimental results that he has gathered.
  42. Instead, he, and most in the industry, appear to favour the negative binomial
  43. model, which appears:                   -a
  44.                        Y = ( 1 + A.D/a )
  45. Where 'a' is an empirically measured 'clustering coefficient'.  It is going to
  46. have the effect of rising to kill your 1000-processing-step 3D process, but not
  47. in quite the obvious linear way that the Y=(1+AD/k)^(-k) would have suggested.
  48.  
  49. [If you want to persue Stapper's excellent review paper on yield models, it is:
  50. Stapper, C.H. (1989).
  51. 'Fact and fiction in yield modeling',
  52. "Microelectronics Journal",
  53. Vol. 20(1), pp 129-151.]
  54. --
  55.  
  56. Malcolm SHUTE.         (The AM Mollusc:   v_@_ )        Disclaimer: all
  57.