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/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / sys / amiga / programm / 17681 < prev    next >
Encoding:
Internet Message Format  |  1992-12-22  |  2.5 KB
  1. Xref: sparky comp.sys.amiga.programmer:17681 comp.sys.amiga.hardware:21936
  2. Newsgroups: comp.sys.amiga.programmer,comp.sys.amiga.hardware
  3. Path: sparky!uunet!munnari.oz.au!cs.mu.OZ.AU!winikoff
  4. From: winikoff@cs.mu.OZ.AU (Michael David WINIKOFF)
  5. Subject: Re: CISC and RISC
  6. Message-ID: <9235716.13776@mulga.cs.mu.OZ.AU>
  7. Organization: Computer Science, University of Melbourne, Australia
  8. References: <amipb.04wr@amipb.gna.org> <37844@cbmvax.commodore.com> <Bz8FD1.Dxt@ns1.nodak.edu> <BzByvD.FA9@news.cs.andrews.edu> <1gnl0mINNpq2@crcnis1.unl.edu> <1992Dec16.185521.21232@ichips.intel.com> <jimomura.02k4@tndb.UUCP>
  9. Date: Tue, 22 Dec 1992 05:57:56 GMT
  10. Lines: 50
  11.  
  12. jimomura@tndb.UUCP (Jim Omura) writes:
  13.  
  14. [Lots of quotes deleted]
  15.  
  16. >     Putting this into context, with the current trend to multiple
  17. >processing to handle graphics and sound (DSPs are coming), you can
  18. >isolate the various processors to an extent, but there are going to
  19. >be times where the various busses are going to be the main bottlenecks.
  20.  
  21. They already are. Bus bandwidth limitations is why you don't see any 20
  22. processor shared memory machines.
  23.  
  24. In shared memory machines one relies heavily on caches to reduce the demand
  25. on the bus.
  26.  
  27. Another solution to having multiple processors is to build distributes
  28. memory machines. 
  29.  
  30. >Fancy DMA schemes will have to be used to optimize the resolution
  31. >of the contentions.  But the less a processor needs to access the
  32. >buss the better.  Well now, doesn't it sound like a good idea if
  33. >I can have 1 instruction that requires 2 buss cycles, leaving the
  34. >buss free for the graphics or sound processors, while the CPU does
  35. >the work of maybe 3 or 4 instructions?  Superscalar is going to mean
  36. >even more buss contention problems for such situations.  So at bottom,
  37. >there are going to be a lot of good reasons to have CISC processors
  38. >in some systems.  In fact, I expect we have seen the last of the
  39. >"everbody will either have either type X or type Y CPUs" and there
  40. >are going to be a fairly wide range of processors commonly used.
  41.  
  42. Essentially what (I think) you're saying is "we shouldn't use the fastest
  43. CPUs we can on a multiprocessor machines since they'll be tying up more
  44. bus bandwidth then slower processors"
  45.  
  46. Essentially the "advantage" of the CISC boils down to having an on chip
  47. "microcode cache". RISCs simply have room for larger instruction caches.
  48.  
  49.  
  50. >--
  51.  
  52. >Jim Omura, (416) 652-3880
  53. >'jimomura@lsuc'
  54.  
  55. Michael
  56. winikoff@cs.mu.oz.au
  57. -- 
  58.  
  59. --------------------------------------------------------------------------------
  60. Software Engineering: Quality through Deforestation.
  61.  
  62.