home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / lsi / cad / 1247 < prev    next >
Encoding:
Internet Message Format  |  1992-12-22  |  2.4 KB
  1. Xref: sparky comp.lsi.cad:1247 comp.arch:11873
  2. Newsgroups: comp.lsi.cad,comp.arch
  3. Path: sparky!uunet!psinntp!xilinx!philip
  4. From: philip@xilinx.com (Philip Freidin)
  5. Subject: Re: Why no tri-state outputs in FPGA cells?
  6. Message-ID: <1992Dec22.191251.704@xilinx.com>
  7. Sender: usenet@xilinx.com
  8. Organization: Xilinx Inc.
  9. References: <1992Dec15.010020.9274@super.org> <1992Dec15.193837.8890@dartvax.dartmouth.edu> <1992Dec17.170431.2520@xilinx.com>
  10. Date: Tue, 22 Dec 1992 19:12:51 GMT
  11. Lines: 44
  12.  
  13. In article <1992Dec17.170431.2520@xilinx.com> philip@xilinx.com (Philip Freidin) writes:
  14. >
  15. >Enter advertising mode:
  16. >
  17. >    One of the facilities of the Xilinx products that differentiates us
  18. >    from all the other lowly wanna-bees is that our XC3000 and XC4000
  19. >    products are full of tri-state buses. These are driven by what we
  20.  
  21.         etc... etc... blah blah.....  and other self-serving
  22.         stuff about his company's products.
  23.  
  24. Here is some info on another manufacturer's products:
  25.  
  26. Concurrent Logic has a product called the CLI6005 (a member of a family
  27. of products, but this is all I have seen data on so far) which has the
  28. following characteristics (Note that I do not work for this company, nor
  29. am I a "happy user" of their products. I am just doing some "truth in
  30. advertising" stuff, and hope my management doesn't catch me :-)  )
  31.  
  32.  
  33. The CLI6005 is an array of 7 by 7 big tiles (49 tiles) each madeup of
  34. 8 by 8 blocks (64 blocks per tile) for a total of 3136 blocks.
  35.  
  36. Each block can implement 1 or 2 2-input gates (not an exhaustive list
  37. like the Xilinx products, but an interesting mix of combinations), or
  38. a mux or a flipflop with 1 or 2 gates ( much simpler list of options).
  39. Each block also includes a tristateable buffer, that connects to 
  40. bus lines that span a tile (ie upto 8 tbufs in a row or column within
  41. a tile). Their are facilities for these buses to span more than 1
  42. tile, although some of this seems unidirectional. As their are 49 tiles
  43. with atmost 32 of these tile spanning bus lines, theoretically you
  44. could have 1568 such tbuf lines. Of course such a configuration couldn't
  45. do anything useful. The architecture certainly could support a few
  46. hundred such lines, and have logic and routing available to do useful
  47. stuff.
  48.  
  49.     Philip Freidin  (408)879-5180
  50.  
  51.  
  52. -- 
  53. Philip Freidin: Product Planning Manager, Xilinx, INC
  54. (rest of clever .sig still under construction....
  55.         coming to a terminal near you, Real Soon Now (tm))
  56.  
  57.