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/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / arch / 12013 < prev    next >
Encoding:
Text File  |  1992-12-31  |  1.3 KB  |  35 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!dsndata!backbone!backbone!wayne
  3. From: wayne@backbone.uucp (Wayne Schlitt)
  4. Subject: Re: 100 Mips Intel NeXT (processor comparison)
  5. In-Reply-To: rsrodger@wam.umd.edu's message of Thu, 31 Dec 1992 02: 23:17 GMT
  6. Message-ID: <WAYNE.92Dec31074958@backbone.uucp>
  7. Sender: wayne@backbone (Wayne Schlitt)
  8. Organization: The Backbone Cabal
  9. References: <1992Dec24.190008.25875@ohsu.edu> <BzvJys.CwD@cs.mcgill.ca>
  10.     <1992Dec31.013141.132685@zeus.calpoly.edu>
  11.     <1992Dec31.022317.17674@wam.umd.edu>
  12. Date: Thu, 31 Dec 1992 13:49:58 GMT
  13.  
  14. In article <1992Dec31.022317.17674@wam.umd.edu> rsrodger@wam.umd.edu (Yamanari) writes:
  15. > >
  16. > >Don't be surprised if CPU's start coming out with 1 meg of onboard cache
  17. > >within the next year...
  18. > 
  19. > 
  20. >     Is this really likely, given the complexity (according to 
  21. >     net rumor) already involved in fabricating the Alpha?
  22.  
  23.  
  24. If "onboard" means "on the motherboard", then yes, I would expect that
  25. some of the high end alpha systems will probably have 1MB of cache.
  26. If "onboard" means "on the chip", then no, you will not see cache
  27. sizes like that for at least 5 years.  The standard DRAM is 4Mbit,
  28. which is .5MByte, so fabrication techniques aren't even up to having
  29. that much memory along with a cpu on a chip, let alone having that
  30. memory be fast SRAM.   (what's the current SRAM density nowadays
  31. anyway?)
  32.  
  33.  
  34. -wayne
  35.