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/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / arch / 11985 < prev    next >
Encoding:
Internet Message Format  |  1992-12-29  |  2.2 KB

  1. Xref: sparky comp.arch:11985 comp.sys.intel:2846
  2. Path: sparky!uunet!cbmvax!jesup
  3. From: jesup@cbmvax.commodore.com (Randell Jesup)
  4. Newsgroups: comp.arch,comp.sys.intel
  5. Subject: Re: Superscalar vs. multiple CPUs ?
  6. Message-ID: <38194@cbmvax.commodore.com>
  7. Date: 29 Dec 92 20:02:47 GMT
  8. References: <PCG.92Dec11162630@aberdb.aber.ac.uk> <1992Dec21.134531.3253@athena.mit.edu> <PCG.92Dec23144916@decb.aber.ac.uk> <Bzpzwq.18q@news.udel.edu> <PCG.92Dec27201257@decb.aber.ac.uk>
  9. Reply-To: jesup@cbmvax.commodore.com (Randell Jesup)
  10. Organization: Commodore, West Chester, PA
  11. Lines: 38
  12.  
  13. pcg@aber.ac.uk (Piercarlo Grandi) writes:
  14. >This is another reason for which I think hyperscalar is premature:
  15. >a vector instruction has the very nice property that it implies a very
  16. >definite memory access pattern, as compared with a loop that does the
  17. >same thing. And many important applications have FIFO data reference
  18. >patterns, for which predictive memory accesses are essential, and
  19. >adaptive ones, like those implied by a cache, are fatal:
  20.  
  21.     This is one reason I've been advocating smarter caches, particularily
  22. the ability to do predictive pre-fetching.  There are a couple of ways to
  23. set this up:
  24.  
  25. 1.    Instruction sets address, bound, and perhaps amount to fetch.  Access
  26.     to address causes the next item to be fetched (or it could be more
  27.     aggressive than that, depending on memory latency).
  28.  
  29. 2.    Load instruction encodes prefetch-enable and bounding size in the
  30.     instruction.  The problem here is finding enough bits in the
  31.     instruction.
  32.  
  33. 3.    Instruction sets register, bound and perhaps size, and any load
  34.     relative to that register causes a prefetch (the RPM40 data cache
  35.     design included this - never built though).  Only works if the
  36.     register number is available to the cache controller.
  37.  
  38. 4.    Prefetch instruction is executed earlier in the instruction stream
  39.     to fetch a location.  This is probably the least-useful way to do
  40.     this, certainly it's highest-overhead in cycles (and might require
  41.     more instructions to set up).
  42.  
  43. -- 
  44. -
  45. GNU Emacs is a LISP operating system disguised as a word processor.
  46.  - Doug Mohney, in comp.arch
  47.  
  48. Randell Jesup, Jack-of-quite-a-few-trades, Commodore Engineering.
  49. jesup@cbmvax.commodore.com  BIX: rjesup  
  50. Disclaimer: Nothing I say is anything other than my personal opinion.
  51.