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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / sci / electron / 20727 < prev    next >
Encoding:
Text File  |  1992-12-14  |  1.2 KB  |  26 lines
  1. Newsgroups: sci.electronics
  2. Path: sparky!uunet!caen!mtu.edu!pecampbe
  3. From: pecampbe@mtu.edu (Paul Campbell)
  4. Subject: Re: Please help: clock doubling
  5. Message-ID: <1992Dec15.011000.1712@mtu.edu>
  6. Keywords: freq, digital, doubling
  7. Organization: Michigan Technological University
  8. References: <1992Dec10.103424.9885@drdhh.hanse.de> <1992Dec14.054100.13939@athena.cs.uga.edu>
  9. Date: Tue, 15 Dec 1992 01:10:00 GMT
  10. Lines: 14
  11.  
  12. In article <1992Dec14.054100.13939@athena.cs.uga.edu> mcovingt@aisun3.ai.uga.edu (Michael Covington) writes:
  13. >Phase-locked loop with divide-by-2 in the feedback loop?
  14. >74HC4046 and a flip-flop, perhaps...
  15.  
  16. Too complicated. If you just want to double a digital clock, use an inverter
  17. to create a pulse with a positive or negative edge. Then use a short time
  18. RC network to reset a flip flop. Since you only need pulses anyway, trigger
  19. the circuit on both the positive and negative going pulses and you got
  20. yourself a frequency doubler. If you actually want 50/50 duty cycle, then
  21. the PLL route is the best way to go.
  22.  
  23. An example of triggering on both pulses is in Art of Electronics, but I don't
  24. have my copy with me, so I can't draw the circuit out without some effort.
  25. Wasn't too complicated as I remember anyways. 
  26.