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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / theory / dynamic / 381 < prev    next >
Encoding:
Text File  |  1992-12-21  |  5.1 KB  |  122 lines
  1. Newsgroups: comp.theory.dynamic-sys
  2. Path: sparky!uunet!mcsun!sun4nl!relay.philips.nl!prle!kostelij
  3. From: kostelij@prl.philips.nl (T. Kostelijk 43897)
  4. Subject: Postdoc vacancy for multi-rate / protocol IC-design verification 
  5. Message-ID: <1992Dec18.154551.17014@prl.philips.nl>
  6. Sender: news@prl.philips.nl (USENET News System)
  7. Organization: none
  8. Date: Fri, 18 Dec 1992 15:45:51 GMT
  9. Lines: 111
  10.  
  11. Subject: Postdoc vacancy for multi-rate / protocol verification 
  12.          in IC-design, second round.
  13.  
  14. Several months ago, a postdoc vacancy has been created by a 
  15. proposal of the Philips Research Lab Eindhoven (The Netherlands),
  16. that has been accepted by the European Communities program 
  17. "Human Capital and Mobility".
  18.  
  19. The technical part of the proposal is appended to this announcement.
  20.  
  21. We search for skilled candidates, who have received a PhD or are 
  22. about to receive a PhD in computer science, mathematics or electronic
  23. engineering and who are inhabitants of a non-Dutch EC country.
  24.  
  25. In this second round, we expect candidates to apply within 2 months.
  26. The application letters will be dealt with in the order they come in.
  27. The 18-month postdoc period must start between Januari 1st 
  28. and June 1st, 1993. The conditions of employment, 
  29. which are quite favourable, are determined by the EC.
  30.  
  31. An application can be send in by (e)mailing an application letter,
  32. containing your CV, motivation to apply, qualification, etc., to
  33. the address below. When sending email, latex source is fine.
  34.  
  35. A.P. Kostelijk,
  36. Philips Research Lab Eindhoven,
  37. P.O. Box 80000, WAY 4.47,
  38. 5600 JA Eindhoven
  39. The Netherlands
  40. Phone: +31-40-743897
  41. Fax:   +31-40-744657
  42. Email: kostelij@prl.philips.nl  
  43.  
  44.  
  45.  
  46. TITLE
  47.  
  48. Formal verification of multi-rate IC-designs. 
  49.  
  50. DETAILED DESCRIPTION OF THE PROJECT 
  51.  
  52. The aim of the project is to solve fundamental problems that
  53. prevent the verification of multi-rate IC-designs.
  54. A multi-rate IC is a digital Integrated Circuit of which 
  55. different parts run on different clock frequencies, 
  56. and for which no simple timing relation 
  57. between the constituent parts exist.
  58. Proving correctness of the communication between these parts 
  59. is difficult. From a functional point of view, 
  60. the communication can be multi-synchronous or even asynchronous.
  61. A digital signal processor for example, can consist of 
  62. different parts running with different sampling frequencies, 
  63. again with different clock frequencies, and the communication 
  64. can be multi-synchronous, or ``asynchronous" via 
  65. synchronised interrupts.
  66.  
  67. Until now, formal verification methods for IC design focus
  68. on single clock systems only. Recent advances in this area,
  69. such as for Finite State Machine verification and Retiming
  70. verification are a step forward in verifying single clock parts,
  71. but they do not address multi-rate IC-designs.
  72. There is no known method to verify non-trivial multi-rate designs
  73. in a reasonable way. 
  74. The verification method currently applied, based on simulation,
  75. is insufficient to get a reasonable impression of the correctness
  76. of the communication between the constituent parts.
  77. Only a very limited set of interrupts  and input patterns 
  78. can be simulated because of the long simulation times that are needed. 
  79. Checking synchronisation and setup procedures for every possible
  80. situation is therefore prohibitive.
  81. The only reasonable ``verification method" remaining is to test
  82. how the actual IC behaves after it has been processed.
  83.  
  84. The research project will focus on the fundamental question of
  85. how the communication can be modeled, and how the implementation
  86. can be proven correct, while assuming that the constituent
  87. (single clock) parts of the IC design are correct.
  88.  
  89. The strategy for tackling the verification problem in 
  90. multi-rate IC designs will be based on exploiting the knowledge 
  91. of formal verification methods in strong combination with 
  92. IC design expertise and know-how. In this way, it is expected 
  93. that parts of the verification problem will be solved, 
  94. in particular those items that are most relevant for the IC designers.
  95.  
  96.  
  97. RELEVANCE OF THE PROJECT TO THE TRAINING OF YOUNG RESEARCHERS
  98.  
  99. The Philips Research IC Design Centre offers the researcher 
  100. an ideal environment to attack this challenging problem. 
  101. It has an outstanding reputation for
  102. IC design research and CAD for VLSI in general,
  103. and for IC design verification in particular.
  104. It combines both the academic freedom to explore new ideas
  105. and the challenge to apply the ideas on industrial designs.
  106. In this sense we have shown several times that 
  107. the combination of our CAD research
  108. and IC design expertise leads to unique CAD products
  109. that are very useful in industrial design environments.
  110.  
  111.  
  112. INDUSTRIAL, ECONOMIC AND SOCIAL RELEVANCE OF THE RESEARCH
  113.  
  114. Continuous advances in IC technology 
  115. allow the integration of functions of ever growing complexity.
  116. The number of single chip multi-rate system designs is growing rapidly,
  117. but its verification is at present already a major bottleneck.
  118. Therefore, multi-rate verification has become extremely important
  119. to guarantee first time right IC designs, and the relevance
  120. grows even more with time. First time right IC designs are essential
  121. to reduce the time to market of new electronic products.
  122.