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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / sys / amiga / programm / 17573 < prev    next >
Encoding:
Internet Message Format  |  1992-12-21  |  3.0 KB
  1. Xref: sparky comp.sys.amiga.programmer:17573 comp.sys.amiga.hardware:21821
  2. Path: sparky!uunet!cis.ohio-state.edu!magnus.acs.ohio-state.edu!usenet.ins.cwru.edu!agate!netsys!ukma!cs.widener.edu!dsinc!bagate!cbmvax!jesup
  3. From: jesup@cbmvax.commodore.com (Randell Jesup)
  4. Newsgroups: comp.sys.amiga.programmer,comp.sys.amiga.hardware
  5. Subject: Re: CISC and RISC
  6. Message-ID: <37965@cbmvax.commodore.com>
  7. Date: 16 Dec 92 20:09:07 GMT
  8. References: <amipb.04wr@amipb.gna.org> <37844@cbmvax.commodore.com> <Bz8FD1.Dxt@ns1.nodak.edu> <BzByvD.FA9@news.cs.andrews.edu>
  9. Reply-To: jesup@cbmvax.commodore.com (Randell Jesup)
  10. Organization: Commodore, West Chester, PA
  11. Lines: 46
  12.  
  13. adap@edmund.cs.andrews.edu (Edsel Adap) writes:
  14. >Another Advantage of RISC is the abundance of Register memory.  CISC
  15. >commonly contains few registers (The 68000 has 8 data registers and 8
  16. >address registers) while RISC processors contain anywhere from 32 registers
  17. >to a few hundred registers (It is not uncommon to have RISC processors that
  18. >have 512 registers).
  19.  
  20.     Actually it is uncommon, the prime purveyor of >32 register RISCs
  21. being SPARC.  Most of the others have 32 (or a few less in some cases),
  22. and one of them is usually hardwired to 0 (usually R0).
  23.  
  24. >There is also a significant amount of parallellism and pipelining in RISC
  25. >chips.  As soon as an instruction is started another instruction may be
  26. >started even before the completion of the previous instruction.  Output of
  27. >one instructions is passed on to another Unit in the chip for further
  28. >processing while the current unit executing the instruction fetches a new
  29. >instruction to process.  On many RISC chips as many as 4 instructions can be
  30. >completed in one clock cylce as a result of this.
  31.  
  32.     This has nothing really to do with RISC vs. CISC - CISCs have been
  33. doing for quite a while also.  It's _easier_ to do in a RISC, because of
  34. predictable execution times and less interactions.  Also, 4 completing in the
  35. same cycle is quite rare (maybe the 88110, with it's many functional units
  36. can - even Alpha I don't think does this, it's 2-way superscalar, though they
  37. are planning on 4-way).
  38.  
  39. >CISC I think is easier to program.  RISC is difficult as you have to worry
  40. >about timing your instructions properly.  If you issued a memory write and
  41. >do a read from the same location immediately after the write instruction,
  42. >the data you may have wanted to read may not be there yet!  So you may have
  43. >to issue the write a few steps earlier than you would normally on a CISC
  44. >chip.
  45.  
  46.     This is not a problem.  You code as if all instructions complete
  47. immediately, and you let the code reorganizer rearrange it all for fastest
  48. (and safe) execution.  Machines with interlocks will run un-reorganized code,
  49. machines without won't even run it.
  50.  
  51.     This really is a discussion for comp.arch...
  52.  
  53. -- 
  54. To be or not to be = 0xff
  55. -
  56. Randell Jesup, Jack-of-quite-a-few-trades, Commodore Engineering.
  57. {uunet|rutgers}!cbmvax!jesup, jesup@cbmvax.cbm.commodore.com  BIX: rjesup  
  58. Disclaimer: Nothing I say is anything other than my personal opinion.
  59.