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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / sys / amiga / programm / 17555 < prev    next >
Encoding:
Internet Message Format  |  1992-12-21  |  3.0 KB
  1. Xref: sparky comp.sys.amiga.programmer:17555 comp.sys.amiga.hardware:21796
  2. Path: sparky!uunet!uunet.ca!geac!zooid!tndb!jimomura
  3. From: jimomura@tndb.UUCP (Jim Omura)
  4. Newsgroups: comp.sys.amiga.programmer,comp.sys.amiga.hardware
  5. Subject: Re:  CISC and RISC
  6. Distribution: world
  7. Message-ID: <jimomura.02k4@tndb.UUCP>
  8. References:  <amipb.04wr@amipb.gna.org> <37844@cbmvax.commodore.com> <Bz8FD1.Dxt@ns1.nodak.edu> <BzByvD.FA9@news.cs.andrews.edu> <1gnl0mINNpq2@crcnis1.unl.edu> <1992Dec16.185521.21232@ichips.intel.com>
  9. Date: 18 Dec 92 09:08:59 EST
  10. Organization: Not an Organization
  11. Lines: 52
  12.  
  13. In article <1992Dec16.185521.21232@ichips.intel.com> tjehl@sedona.intel.com (Timothy Jehl) writes:
  14. >
  15. >In article <1gnl0mINNpq2@crcnis1.unl.edu>, tbills@cse.unl.edu (Trent Bills) writes:
  16. >> 
  17. >> |> >What are the advantages of CISC and RISC?
  18. >> 
  19. >> RISC is based on several observations made by looking at compiler generated
  20. >> code.  The first is that compiler writers have great difficulty in trying
  21.  
  22. ...
  23.  
  24. >   There is one (and only one) reason for RISC processors : clock speed.
  25. >There is absolutely no advantage to having a lesser instruction set unless
  26. >you can make the device run faster.
  27.  
  28. ...
  29.  
  30. >   On the die area front, we are rapidly reaching the point where the
  31. >computational logic on a high end processor is being dwarfed by the
  32. >on chip storage.  Minor area savings in the computation are becoming
  33. >less important, so expect 1) RISC processors to become more complex,
  34. >as the process technology becomes available to allow high speed operation
  35. >while performing complex tasks, and 2) CISC processors to move to both
  36. >super-scaler and super-pipeline as the processing area becomes cheaper.
  37. >In addition, expect the instructions sets of both types of processors to
  38. >start expanding to allow conditional execution commands.  As the pipelines
  39. >get deeper, the penalty for branches get more expensive.  Instructions
  40. >which allow you to do conditional execution without branching will become
  41. >vital to maintain code throughput.
  42.  
  43. ...
  44.  
  45.      Putting this into context, with the current trend to multiple
  46. processing to handle graphics and sound (DSPs are coming), you can
  47. isolate the various processors to an extent, but there are going to
  48. be times where the various busses are going to be the main bottlenecks.
  49. Fancy DMA schemes will have to be used to optimize the resolution
  50. of the contentions.  But the less a processor needs to access the
  51. buss the better.  Well now, doesn't it sound like a good idea if
  52. I can have 1 instruction that requires 2 buss cycles, leaving the
  53. buss free for the graphics or sound processors, while the CPU does
  54. the work of maybe 3 or 4 instructions?  Superscalar is going to mean
  55. even more buss contention problems for such situations.  So at bottom,
  56. there are going to be a lot of good reasons to have CISC processors
  57. in some systems.  In fact, I expect we have seen the last of the
  58. "everbody will either have either type X or type Y CPUs" and there
  59. are going to be a fairly wide range of processors commonly used.
  60.  
  61. --
  62.  
  63. Jim Omura, (416) 652-3880
  64. 'jimomura@lsuc'
  65.