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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / sys / amiga / programm / 17440 < prev    next >
Encoding:
Internet Message Format  |  1992-12-16  |  3.0 KB
  1. Xref: sparky comp.sys.amiga.programmer:17440 comp.sys.amiga.hardware:21640
  2. Newsgroups: comp.sys.amiga.programmer,comp.sys.amiga.hardware
  3. Path: sparky!uunet!world!eff!ssd.intel.com!ichips!tjehl
  4. From: tjehl@sedona.intel.com (Timothy Jehl)
  5. Subject: Re: CISC and RISC
  6. Message-ID: <1992Dec16.185521.21232@ichips.intel.com>
  7. Originator: tjehl@sedona
  8. Sender: news@ichips.intel.com (News Account)
  9. Reply-To: tjehl@sedona.intel.com
  10. Organization: Intel Corporation.
  11. References: <amipb.04wr@amipb.gna.org> <37844@cbmvax.commodore.com> <Bz8FD1.Dxt@ns1.nodak.edu> <BzByvD.FA9@news.cs.andrews.edu> <1gnl0mINNpq2@crcnis1.unl.edu>
  12. Date: Wed, 16 Dec 1992 18:55:21 GMT
  13. Lines: 43
  14.  
  15.  
  16. In article <1gnl0mINNpq2@crcnis1.unl.edu>, tbills@cse.unl.edu (Trent Bills) writes:
  17. > 
  18. > |> >What are the advantages of CISC and RISC?
  19. > 
  20. > RISC is based on several observations made by looking at compiler generated
  21. > code.  The first is that compiler writers have great difficulty in trying
  22. > to find situations under which a complicated assembly code instruction
  23. > can be used.  It has been observed that compilers for CISC machines do not
  24. > typically make use of "nifty" instructions.  Second, it has been observed
  25. > that compilers for CISC machines ussually only use one or two addressing
  26. > modes.  Therefore, in the RISC processor, only one or two addressing modes
  27. > are implemented.  These simplifications and the register to register only
  28. > operations allow RISC designers to fit their instructions into a fixed
  29. > size instruction word (32 or 64 bits).  The fixed size instruction word
  30. > greatly reduces the complexity of the instruction decode portion of the
  31. > CPU.  All of these simplifications add up to a great savings in space
  32. > on the chip.  This extra space can be used for a cache, large register
  33. > file, or on chip coprocessors.
  34. > 
  35.    There is one (and only one) reason for RISC processors : clock speed.
  36. There is absolutely no advantage to having a lesser instruction set unless
  37. you can make the device run faster.  It is true, as pointed out above, that
  38. simplifying the instruction set results in less complex decoding logic.
  39. However, the advantage to this less complex logic is speed, not area.
  40. If you can't make the chip run faster, RISC makes no sense.
  41.  
  42.    On the die area front, we are rapidly reaching the point where the
  43. computational logic on a high end processor is being dwarfed by the
  44. on chip storage.  Minor area savings in the computation are becoming
  45. less important, so expect 1) RISC processors to become more complex,
  46. as the process technology becomes available to allow high speed operation
  47. while performing complex tasks, and 2) CISC processors to move to both
  48. super-scaler and super-pipeline as the processing area becomes cheaper.
  49. In addition, expect the instructions sets of both types of processors to
  50. start expanding to allow conditional execution commands.  As the pipelines
  51. get deeper, the penalty for branches get more expensive.  Instructions
  52. which allow you to do conditional execution without branching will become
  53. vital to maintain code throughput.
  54. -- 
  55.  
  56. "It really only matters to the people who care."
  57.  
  58.