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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / sys / amiga / hardware / 21343 < prev    next >
Encoding:
Text File  |  1992-12-11  |  4.8 KB  |  156 lines
  1. Newsgroups: comp.sys.amiga.hardware
  2. Path: sparky!uunet!usc!sol.ctr.columbia.edu!eff!ssd.intel.com!ichips!tjehl
  3. From: tjehl@sedona.intel.com (Timothy Jehl)
  4. Subject: Pentium vs 68060 (was: Intel vs Motorola)
  5. Message-ID: <1992Dec11.215853.25996@ichips.intel.com>
  6. Originator: tjehl@sedona
  7. Sender: news@ichips.intel.com (News Account)
  8. Reply-To: tjehl@sedona.intel.com
  9. Organization: Intel Corporation.
  10. References:  <andy.00a7@onkyo.incubus.sub.org>
  11. Date: Fri, 11 Dec 1992 21:58:53 GMT
  12. Lines: 142
  13.  
  14.  
  15. andy@onkyo.incubus.sub.org (Andreas Goehler) writes:
  16. > 
  17. > Who knows ANYTHING about Intel's new 586 alias P5 alias Pentium ???
  18. > 
  19. > Will it be 64-bit Data and Address Bus. Will it be 8-bit internal as all
  20. > other x86 ??? Does it include a 386 unit as planed earlier ??? Is it any
  21. > competition to the new MC68060 as soon as both of these processors are out.
  22. > Another thing, what power usage will the 586 have ???
  23. > 
  24.  
  25. PART I - the Pentium
  26. ====================
  27.  
  28.    Well, let me tell you a bit about what is public knowledge about the
  29. Pentium processor.
  30.    1) It is superscaler (two integer execution units, as well as a
  31.       pipelined floating point unit)
  32.    2) Expected performance of 100+ MIPS
  33.    3) Floating point with a 5-10x improvement over a 33Mhz i486(tm)
  34.    4) 64 bit external bus
  35.    5) 32 bit internal integer path
  36.    6) 64 bit floating point path
  37.    7) more total cache, with separate code and data caches
  38.    8) 100% compatible with previous generation software
  39.    8) Systems in production in 1993
  40.  
  41. Editorial comment: "8-bit internal bus"?!?!?!  Where'd you get that?
  42.  
  43.  
  44. PART II - the 68060
  45. ===================
  46.  
  47. Now, a reprint of a previous article which I posted to comp.sys.amiga.misc:
  48.  
  49.  
  50. 1) Design targets
  51.  
  52.    >3x performace over 040-25 with existing compilers
  53.  
  54. ** editorial comment - there is an implication here that the architecture
  55.    will be such that code ordering will affect performance (no surprise on
  56.    a modern processor), and that new compiler technology will be part of the
  57.    performance increase (i.e. the software that you already own may not get
  58.    the full benefit of the performance increase)
  59.  
  60.    >2 million transitors, .5 micron triple metal, 3.3v static
  61.  
  62.    '040 style package with similar bus
  63.  
  64.    '040 code compatible for user-mode code
  65.  
  66. 2) Architecture
  67.  
  68.    Superscaler pipeline
  69.       4 stage inst. fetch pipeline
  70.       parallel 4 stage operand execution pipelines
  71.  
  72. ** editorial comment - looking at the block diagram, there appears to
  73.    to be a single floating point unit, which is attached to one of these
  74.    pipelines, implying that you can execute two integer instructions in
  75.    parallel, or one integer and one floating point if the code is ordered
  76.    properly.
  77.  
  78.       Branch cache for instruction fetch prediction (the block diagram
  79.          implies that it is a brance target cache, rather than a branch
  80.          cache)
  81.  
  82.    Internal Harvard architecture
  83.       Execution pipelines are in lock-step
  84.       Simultaneous but in-order execution
  85.       Supports precise exception model
  86.  
  87.    '040 compatible bus
  88.       32 bit address and data buses
  89.       support for cache line bursts (16 bytes = 4 words)
  90.  
  91. 3) Assorted block diagrams which I am not going to attempt to duplicate
  92.    in an ASCII file.
  93.  
  94. 4) Dispatch algorithm
  95.  
  96.    A bunch of verbage describing the dispatch algorithm.
  97.  
  98.    On integer code, analysis shows 50-60% of instructions from existing
  99.       compilers would be executed as pairs.
  100.  
  101. ** editorial comment - this is a low number, but is a result of no
  102.    optimization on existing code.  New compiler technology should be
  103.    able to drive this number up near the 75-80% range.
  104.  
  105. 5) Branch cache
  106.  
  107.    yep, it's a branch target cache
  108.  
  109.    branch history information is kept for branch prediction
  110.  
  111.    one clock penalty for incorrect branch prediction
  112.  
  113. 6) FPU
  114.  
  115.    compatible with 68040 FPU programming model
  116.       extended precision operation
  117.       IEEE 754 compliant
  118.  
  119.     Implemented in one of the integer pipelines
  120.  
  121.     3 units - add, multiply, divide
  122.  
  123.     3 cycle adds, 4 cycle multiplies, 24 cycle divides
  124.  
  125. 7) Pipeline diagram which I am not going to attempt to duplicate
  126.    in an ASCII file.
  127.  
  128. 8) Summary
  129.  
  130.    060-50 w/ new compiler  ~3.5x  040-25 with existing compiler
  131.  
  132.    design targeted for 50/66 MHz, with 3.3 V operation
  133.  
  134. ** editorial comment - lower voltage operation also normally
  135.    implies a lower frequency specification on a CMOS product
  136.  
  137.    production volumes in the first half of 1994
  138.  
  139. PART III - the comparison
  140. =========================
  141.  
  142.    I have no intention of getting into the processor flame wars.  Both
  143. companies have given reasonable comparisons of their next generation
  144. products with their present products.  However, the Intel part will be
  145. in production systems in 1993, while the Motorola part will not be out
  146. before 1994.
  147.    I hope this is at least a partial answer to some of your questions.
  148.  
  149. TJ
  150.  
  151.  
  152. -- 
  153.  
  154. "It really only matters to the people who care."
  155.  
  156.