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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / lsi / cad / 1229 < prev    next >
Encoding:
Internet Message Format  |  1992-12-20  |  1.4 KB
  1. Path: sparky!uunet!spool.mu.edu!agate!asterix.CS.Berkeley.EDU!cpwen
  2. From: cpwen@asterix.CS.Berkeley.EDU (Chih-Po Wen)
  3. Newsgroups: comp.lsi.cad
  4. Subject: Looking for benchmark suite for circuit simulators
  5. Date: 18 Dec 1992 07:02:47 GMT
  6. Organization: University of California, Berkeley
  7. Lines: 33
  8. Distribution: usa
  9. Message-ID: <1grt2nINNsqj@agate.berkeley.edu>
  10. NNTP-Posting-Host: asterix.cs.berkeley.edu
  11. Keywords: Parallel Timing Simulation
  12.  
  13. Hi,
  14.  
  15. I am working on a parallel timing simulator on the
  16. CM5 multiprocessor. A prototype is working now, giving
  17. speedups up to over 50 for some MOS circuits on a 64-procesor CM5.
  18.  
  19. While the speedup numbers are quite nice-looking, I
  20. have no idea what they mean to the community of users of
  21. timing simulators -- the speedup is certainly program
  22. and machine dependent.
  23.  
  24. Is there a standard benchmark suite around that 
  25. can help me to validate my work (in terms of 
  26. absolute running time)? The only thing that
  27. comes close to that is the "ISCAS benchmark suite".
  28. However, I was not able to locate works that use
  29. them to compare the performance of circuit simulators.
  30. Is there such a thing in CAD research as the fastest
  31. program or machine for simulating a set of benchmark
  32. circuits?
  33.  
  34. Thanks.
  35.  
  36. Chih-Po
  37.  
  38. Chih-Po Wen
  39. graduate student
  40. Computer Science Division
  41. U.C. Berkeley
  42. -- 
  43. Chih-Po Wen                                                         
  44. Computer Science Division, University of California at Berkeley
  45. cwen@genesis.Berkeley.EDU
  46.