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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / lsi / cad / 1219 < prev    next >
Encoding:
Internet Message Format  |  1992-12-15  |  2.5 KB
  1. Xref: sparky comp.lsi.cad:1219 comp.arch:11673
  2. Path: sparky!uunet!usc!rpi!bu.edu!dartvax!eht
  3. From: eht@northstar.dartmouth.edu (Edward H. Truex)
  4. Newsgroups: comp.lsi.cad,comp.arch
  5. Subject: Re: Why no tri-state outputs in FPGA cells?
  6. Message-ID: <1992Dec15.193837.8890@dartvax.dartmouth.edu>
  7. Date: 15 Dec 92 19:38:37 GMT
  8. References: <1992Dec14.221541.25270@dartvax.dartmouth.edu> <1992Dec15.010020.9274@super.org>
  9. Sender: news@dartvax.dartmouth.edu (The News Manager)
  10. Organization: Dartmouth College, Hanover, NH
  11. Lines: 41
  12.  
  13. In article <1992Dec15.010020.9274@super.org> cfreese@super.org (Craig F. Reese) writes:
  14. >
  15. >You don't say which FPGA you are using but the Xilinx 4000 series does
  16. >contain tristate buffers for just the kind of purpose you describe.
  17. >The buffers are not on each CLB but adjacent.  There are some
  18. >limitations as to where the buffers can connect up.  I have found
  19. >designs where the functionallity did _not_ work for a given device (due
  20. >to the size of the FPGA, size of my design, and the tristate buffer/bus
  21. >resources) but a larger chip probably would have.  In many other
  22. >designs I have not used any tristate logic (so I'm glad the CLBs aren't
  23. >all tristate by default).
  24.  
  25.  
  26. I am working with Pichet (the originator of this thread) on a very 
  27. similar design, and I think his question can be rephrased.  What we
  28. are really trying to figure out is 
  29.  
  30. Is there an electrical reason why the short pieces of interconnect 
  31. (those that are connected through Xilinx's 'PIP's) cannot be tristated?
  32.  
  33. The long lines obviuosly don't present any electrical problems as they 
  34. are simply edge to edge pieces of wire.  Are the pass transistors in 
  35. the interconnect points the problem? 
  36.  
  37. Here's the motivation for our inquiries...
  38.  
  39. With the current Xilinx parts (I am using XC4010's) the number of
  40. busses that can be implemented is severely limited by the number
  41. of long lines.  In a design that requires many wide busses (I am
  42. currently working on a 32 bit microprocessor) the number of long
  43. lines available is not enough to implement a true bus structure.
  44. As a result, I am forced to use a large number of fairly wide
  45. multiplexers, and a correspondingly large number of CLBs and routing 
  46. resources.  The ability to tristate the output of each CLB while
  47. attaching it to a piece of "normal" routing would eliminate (or
  48. reduce) bus constraints on chip, in addition to (possibly) freeing 
  49. up some of the CLBs that were previously used for bus redirection
  50. to be used for "useful" logic.
  51.  
  52. Thanks for any insights,
  53. Tad Truex 
  54.