home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / lsi / 744 < prev    next >
Encoding:
Internet Message Format  |  1992-12-15  |  4.2 KB
  1. Path: sparky!uunet!spool.mu.edu!yale.edu!qt.cs.utexas.edu!cs.utexas.edu!sun-barr!sh.wide!fgw!fdm!flab!aquarius!yamashita
  2. From: yamashita@ulsi.flab.fujitsu.co.jp (Koichi Yamashita)
  3. Newsgroups: comp.lsi
  4. Subject: ISSCC93 Short Course
  5. Message-ID: <YAMASHITA.92Dec14163032@cross.ulsi.flab.fujitsu.co.jp>
  6. Date: 14 Dec 92 07:30:32 GMT
  7. Sender: news@aquarius.ulsi.flab.fujitsu.co.jp
  8. Distribution: comp
  9. Organization: Fujitsu Laboratories Ltd., Atsugi, Japan.
  10. Lines: 84
  11. Nntp-Posting-Host: cross
  12.  
  13.  
  14. =====================================
  15.  The First Annual ISSCC Short Course
  16. =====================================
  17.  
  18. INTRODUCTION to COMPUTER ARCHITECTURE
  19.  
  20. February 23, 1993
  21. San Francisco Marriott Hotel
  22.  
  23. Course Objective: This course is a tutorial on computer architecture.
  24. No prior knowledge of the subject is assumed.  Upon completion of the
  25. course the attendee will understand the basic issues facing the
  26. computer architect as well as the likely directions of future computer
  27. architectural developments.
  28.  
  29. Who Should Take This Course: Individuals with little or no background
  30. in computer architecture who are working in design or managing design
  31. of microprocessor components or systems.
  32.  
  33. Course Outline:
  34.       Overview (Jouppi)
  35. Introduction: (Storage Hierarchy Overview, Bandwidth vs.  Latency
  36. Performance Equation, Amdahl's Law). Instruction-Set Architectures
  37. (Load Store vs.  Memory, Memory Addressing, RISC vs. CISC Case Study).
  38. Micro Architecture (Datapaths, Pipelining, Hazards and Interlocks,
  39. Interrupts and Traps). System Issues (I/O; Disks and Networks,
  40. Busses).
  41.  
  42.       Memory Hierarchy Design (Przybylski)
  43. Performance Revisited. Cache Design Basics. Organization (Miss Ratio
  44. vs.  Cache Size, Set Associativity and Block Size). Impact of Cache
  45. Design (Performance vs.  Size and Associatively). On-Chip Cache Design
  46. Issues. Secondary Cache Issues. Virtual Memory (Address Translation
  47. Basics, Translation) Lookaside Buffer (TLB), TLB and Cache
  48. Interaction).
  49.  
  50.       SuperScaler and Parallel Processors (Horowitz)
  51. Machine Performance (Good RISC CPI, Pushing CPI below 1). Instruction,
  52. Loop and Task-Level Parallelism. SuperScaler Design (Structure,
  53. Instruction Fetch/Issue, Speedups and Complexities).
  54. Parallel Processors (Vector, Distributed and Shared Memory Machines).
  55.  
  56. The Instructors:
  57. Norman P. Jouppi received BSEE and MSEE from Northwestem University in
  58. 1979 and 1980, respectively.  He received the PhD in Electrical
  59. Engineering from Stanford University in 1984. Since 1984, he has been
  60. a member of research staff, DEC Western Research Lab and a Consulting
  61. Assistant Professor in the Stanford EE Department. From 1981 to 1984
  62. he was a principal architect and implementor of the MIPS processor at
  63. Stanford. From 1985 to 1988 he was the principal architect and
  64. implementor of the MultiTitan CPU. His current research includes
  65. computer architecture, VLSI design, BiCMOS circuit design, and VLSI
  66. CAD tools.
  67.  
  68. Steven Przybylski is a consultant on system architecture, product
  69. planning, and memory hierarchy.  He received a BASc from the
  70. University of Toronto in 1980 and the MSEE and PhD from Stanford in
  71. 1988 and 1982, respectively. At Stanford, he designed much of the
  72. original MIPS microprocessor.  His PhD research was on cache and
  73. memory hierarchy design.  He has written a book and numerous papers on
  74. cache design, RISC CPU architecture, and systems design.  As one of
  75. the founders of MIPS Computer Systems, he played a key role in the
  76. development of the MIPS architecture and the implementation of the
  77. R20O0 RISC processor and associated systems.
  78.  
  79. Mark Horowitz is Associate Professor of Electrical Engineering at
  80. Stanford University. His research interest is digital integrated
  81. circuit design.  He has lead processor design projects at Stanford,
  82. including MIPS-X, an early on-chip instruction cache, and TORCH, a
  83. statically-scheduled superscaler processor.  He has also been part of
  84. the DASH multiprocessor project that produced a 64-processor
  85. shared-memory multiprocessor.
  86.  
  87. For information, call Dick Hester on 515-294-7686 or send e-mail to
  88. hester@iastate.edu.
  89.  
  90. ISSCC93 Short Course Registration Fee: 
  91.            $250 (Course materials and lunch included)
  92.  
  93. --
  94. Koichi Yamashita (Fujitsu Laboratories Ltd.)
  95. Assistant to Secretary, ISSCC93 Far East Program Committee
  96. e-mail: yamashita@flab.fujitsu.co.jp
  97.