home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / lang / vhdl / 602 < prev    next >
Encoding:
Text File  |  1992-12-20  |  924 b   |  20 lines
  1. Newsgroups: comp.lang.vhdl
  2. Path: sparky!uunet!zaphod.mps.ohio-state.edu!caen!destroyer!wsu-cs!falcon!gsingh
  3. From: gsingh@eng.wayne.edu (Gautam Singh, Graduate Student (ECE), 577-4725)
  4. Subject: Re: Conversion of Verilog timing checks to VHDL?
  5. Message-ID: <1992Dec18.102741.29354@cs.wayne.edu>
  6. Sender: usenet@cs.wayne.edu (Usenet News)
  7. Reply-To: gsingh@eng.wayne.edu
  8. Organization: College of Engineering, Wayne State University, Detroit Michigan, USA
  9. References: <dank.724653378@blacks.jpl.nasa.gov>
  10. Date: Fri, 18 Dec 1992 10:27:41 GMT
  11. Lines: 7
  12.  
  13. I don't believe there are standard functions for doing this. However, you can quickly 
  14. write your own functions (they will be typically constitute of a line or two) using the
  15. signal attributes such as SIGNAL'DELAY, SIGNAL'ACTIVE, SIGNAL'EVENT,
  16. and similar other attributes. If you have trouble doing that, contact me through 
  17. e-mail, and I can mail back these functions to you.
  18.  
  19.  
  20.