home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / arch / 11805 < prev    next >
Encoding:
Internet Message Format  |  1992-12-21  |  1.2 KB
  1. Path: sparky!uunet!ferkel.ucsb.edu!taco!rock!stanford.edu!ames!think.com!rpi!batcomputer!munnari.oz.au!uniwa!john
  2. From: john@gu.uwa.edu.au (John West)
  3. Newsgroups: comp.arch
  4. Subject: Re: specks for the intel P5
  5. Date: 20 Dec 1992 13:02:06 GMT
  6. Organization: The University of Western Australia
  7. Lines: 15
  8. Message-ID: <1h1qseINNdi@uniwa.uwa.edu.au>
  9. References: <KAY.92Dec3141439@kauri.kauri.vuw.ac.nz> <Byp0KC.EAB@csfb1.fir.fbc.com> <id.1UJV.ZIE@ferranti.com> <1992Dec8.045715.5648@wam.umd.edu> <Bz1w3v.3KL@dscomsa.desy.de> <1992Dec10.173235.1931@Princeton.EDU>
  10. NNTP-Posting-Host: mackerel.gu.uwa.edu.au
  11.  
  12. awolfe@moo.Princeton.EDU (Andrew Wolfe) writes:
  13.  
  14. >This is not quite true.  Intel has presented limited P5 details at Hot-Chips
  15. >and at the Microprocessor Forum.  Pentium will be a Superscalar
  16. >implementation of the X86 instruction set.  It is a single integrated CPU -
  17. >not a RISC chip with a 386 tagged on.  It will run 368 and 486 user code as
  18. >is.
  19.  
  20. Someone posted some numbers here a while back. A 33MHz external/66MHz internal
  21. part was claimed to run at 30-40 MIPS. Meaningless enough for you?
  22. Sounds about right. Superscalar, and they still can't get 1 instruction/cycle.
  23.  
  24. John West
  25. --
  26. For the humour impaired: Insert a :-) after every third word
  27.