home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / arch / 11784 < prev    next >
Encoding:
Internet Message Format  |  1992-12-21  |  2.6 KB
  1. Xref: sparky comp.arch:11784 comp.arch.storage:874
  2. Path: sparky!uunet!haven.umd.edu!not-for-mail
  3. From: mike@cbl.umd.edu (Michael Santangelo)
  4. Newsgroups: comp.arch,comp.arch.storage
  5. Subject: Re: ?Concurrent DMA possible on smarter PC buses (EISA/MCA/Localbus)
  6. Date: 19 Dec 1992 03:06:15 -0500
  7. Organization: University of Maryland, Chesapeake Biological Laboratory
  8. Lines: 36
  9. Message-ID: <1gul5nINN7ln@cbl.umd.edu>
  10. References: <1gntdfINNu7@cbl.umd.edu> <1992Dec16.211712.13142@twisto.eng.hou.compaq.com> <1992Dec17.153141.3926@urbana.mcd.mot.com> <1992Dec17.191131.17701@twisto.eng.hou.compaq.com>
  11. NNTP-Posting-Host: cbl.umd.edu
  12. Keywords: EISA,MCA,Localbus,VESA,PC,IBM,smartIO
  13.  
  14. In comp.arch you write:
  15.  
  16. >mike@cbl.umd.edu (Michael Santangelo) writes:
  17.  
  18. >>Can EISA, MicroChannel, or the new VESA LocalBus on PC's allow
  19. >>multiple controllers plugged into them (say two smart bus mastering
  20. >>SCSI disk controllers on one of these buses) xfer data simultaneously
  21. >>to main memory (DMA)?
  22. >Both EISA and MicroChannel support the concept of multiple preemptable
  23. >bus masters. In the case of EISA, the system DMA controller also behaves
  24. >like a bus master. EISA arbitrates round robin. MicroChannel arbitrates
  25. >priority-based, but degenerates to round-robin once the "fairness feature"
  26. >is turned on.
  27. >Therefore e.g. an SCSI controller and an FDDI network controller can
  28. >xfer data "simultaneously" to/from main memory on these buses. Of course
  29. >the bus is a shared medium, so the devices will "fight" for the bus
  30. >and share the available bandwidth with some of the bandwidth lost due to
  31. >the preemption/re-arbitration overhead.
  32.  
  33. So this theoretical EISA SCSI controller and this theoretical EISA FDDI
  34. controller could both be doing DMA writes to main memory (interleaving their
  35. accesses I assume)?  Since PC's do not have multiport memory, I assume
  36. the EISA subsystem would itself (on behalf of BOTH of these controllers) have
  37. full control over the memory during the dual transfers, starving out the CPU?
  38.  
  39. -+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+
  40. Michael F. Santangelo                 + Internet: mike@cbl.umd.edu
  41. Computer & Network Systems Director   +           mike@kavishar.umd.edu
  42. UMCEES / CBL (Solomons Island)        + BITNET:   MIKE@UMUC
  43. University of Maryland                + Voice:    (410) 326-7237 (direct)
  44.                                       +           (410) 326-4281 x237
  45. -- 
  46. -+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+
  47. Michael F. Santangelo                 + Internet: mike@cbl.umd.edu
  48. Computer & Network Systems Director   +           mike@kavishar.umd.edu
  49. UMCEES / CBL (Solomons Island)        + BITNET:   MIKE@UMUC
  50.