home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / arch / 11656 < prev    next >
Encoding:
Text File  |  1992-12-15  |  1.1 KB  |  24 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!zaphod.mps.ohio-state.edu!menudo.uh.edu!sugar!ficc!peter
  3. From: peter@ferranti.com (peter da silva)
  4. Subject: Re: User visible pipelines vs. user visible memory coherency.
  5. Message-ID: <id.GGUV.TQJ@ferranti.com>
  6. Organization: Xenix Support, FICC
  7. References: <1992Dec12.102403.1@zodiac.rutgers.edu> <1992Dec14.030757.14209@adobe.com>
  8. Date: Tue, 15 Dec 1992 02:54:00 GMT
  9. Lines: 13
  10.  
  11. [DEC dumping branch delay slots]
  12.  
  13. In article <1992Dec14.030757.14209@adobe.com> zstern@adobe.com (Zalman Stern) writes:
  14. > Without any real compelling arguments that I've heard.
  15.  
  16. I think the theory is that if they're going to have a bunch of instruction
  17. prefetching anyway, it's not a win, and they expect more rather than less
  18. instruction reordering in silicon in the future.
  19. -- 
  20. %Peter da Silva/77487-5012 USA/+1 713 274 5180/Have you hugged your wolf today?
  21. /L{lineto}def/C{curveto}def/F{0 562 moveto 180 576 324 648 396 736 C 432 736 L
  22. 482 670 518 634 612 612 C}def/G{setgray}def .75 G F 612 792 L 0 792 L fill 1 G
  23. 324 720 24 0 360 arc fill 0 G 3 setlinewidth F stroke showpage % "Peerless"
  24.