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/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / sys / mentor / 304 < prev   
Encoding:
Internet Message Format  |  1992-11-22  |  1.3 KB
  1. Path: sparky!uunet!think.com!ames!agate!canuck.Berkeley.EDU!paul
  2. From: paul@canuck.Berkeley.EDU (Paul Cohen)
  3. Newsgroups: comp.sys.mentor
  4. Subject: Layout verification (DRC, LVS, etc)
  5. Date: 22 Nov 1992 19:15:53 GMT
  6. Organization: Advanced Hardware Architectures
  7. Lines: 24
  8. Message-ID: <1eom99INNq29@agate.berkeley.edu>
  9. NNTP-Posting-Host: canuck.berkeley.edu
  10. Keywords: DRC, LVS, Verification, PRE
  11.  
  12. During the course of evaluating VLSI CAD tools, I've been getting some
  13. conflicting reports regarding Mentor's layout verification tools,
  14. ICRules, ICExtract, etc. Since we're evaluating a new purchase, we're
  15. looking at 8.1.
  16.  
  17. Our chips range in size from around 200K to 1Meg transistors, and are
  18. generally a mix of hand crafted and standard cell. The higher
  19. transistor count chips generally have some kind of regular array.
  20.  
  21. I'd like to hear from Mentor users who have done chips of a similar
  22. size, and have verified them using Mentor's tools. If you've designed
  23. the chip with Mentor's tools, but used some other DRC, LVS, LPE, PRE
  24. package, I'd also like to know why you decided to go that route.
  25.  
  26. Thanks in advance.
  27.  
  28. Paul
  29.  
  30.  
  31. -- 
  32. Paul B. Cohen                | paul@aha.com
  33. Advanced Hardware Architectures, Inc.    | paul@ic.berkeley.edu
  34. P.O Box 9669                | (208) 883-8000 (v)
  35. Moscow, ID 83843            | (208) 883-8001 (f)
  36.