home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / sys / mac / misc / 19591 < prev    next >
Encoding:
Internet Message Format  |  1992-11-24  |  2.6 KB
  1. From: sjmz@otter.hpl.hp.com (Stefek Zaba)
  2. Date: Mon, 23 Nov 1992 21:27:28 GMT
  3. Subject: Re: Apple Crippling Systems?!?
  4. Message-ID: <72140006@otter.hpl.hp.com>
  5. Organization: Hewlett-Packard Laboratories, Bristol, UK.
  6. Path: sparky!uunet!elroy.jpl.nasa.gov!sdd.hp.com!hpscit.sc.hp.com!scd.hp.com!hpscdm!hplextra!otter.hpl.hp.com!otter!sjmz
  7. Newsgroups: comp.sys.mac.misc
  8. References: <1992Nov21.020604.224@physc1.byu.edu>
  9. Lines: 38
  10.  
  11. In comp.sys.mac.misc, avery@ccrma.stanford.edu  (Avery Wang) writes:
  12.  
  13. > ....  It's hard to imagine a chip design failing for the FP operations being  
  14. > not "up to spec".  After all, it's not an analog circuit.  And digital logic  
  15. > is, by definition, up to spec. So it would have to be intentional, I surmise. 
  16.  
  17. Oh, if only!  If only!  Down at the electrons on the chip doing their pretty
  18. quantum dance, it *ain't* usefully "digital".  It's noisy, ugly, stochastic,
  19. statistic.  It isn't (with apologies to Stanislaw Lem) a dream of a machine
  20. at all.  There's a range of voltage levels we choose to call "high", a range
  21. of levels we choose to call "low", and a spread in between during which the
  22. signal's rising and falling which all good chip designers PROMISE ON THEIR
  23. GRANDMOTHERS GRAVES not to sample.  Chip layout is more and more of a black
  24. art the closer you are to the bleeding edge, and Motorola got as least as
  25. close to that edge as they wanted to with the '040.  Add to that the unwanted
  26. impurities and crystal defects you get in silicon wafers, and you understand
  27. why chip yields are *NOT* exactly 100%, and why the same semiconductor
  28. fabrication line can produce an 80% yield of 80ns memory chips one day, and
  29. next day be down to 60% at 100ns only.  (I exaggerate for effect; nor are
  30. these yields suggestive of typical experience.  First run chips have been
  31. known to yield 5% or lower, and it certainly gets worse as the chip area
  32. increases, since you're that much more likely to hit a flaw in the silicon.)
  33.  
  34. Hence it's feasible --- nay, common --- to test chips as they are minted,
  35. and put them in suitably labelled packages according to the test results.
  36. It also makes simple sense that a smaller surface-area '040 WITHOUT the
  37. large chunk of silicon devoted to floating-point ops will give a higher
  38. yield than the larger-surface-area full function '040.
  39.  
  40. Final piece of well-known context: each wafer of silicon which goes through
  41. the fab line (say, 4 inch diameter) has multiple copies of the "chip" etched
  42. onto it --- it's then cut up into the individual chips.  So, making "larger"
  43. chips doesn't mean using bigger wafers, but means putting fewer copies of a
  44. larger design onto the same wafer.
  45.  
  46. End of "chip fab 101"... from a software weenie.
  47.  
  48. Cheers, Stefek
  49.