home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / lang / verilog / 438 < prev    next >
Encoding:
Text File  |  1992-11-19  |  2.2 KB  |  42 lines
  1. Newsgroups: comp.lang.verilog
  2. Path: sparky!uunet!haven.umd.edu!decuac!pa.dec.com!engage.pko.dec.com!wrksys.enet.dec.com!mcintyre
  3. From: mcintyre@wrksys.enet.dec.com (My name is...)
  4. Subject: Re: 3rd Party Verilog Compilers
  5. Message-ID: <1992Nov20.013134.26388@engage.pko.dec.com>
  6. Sender: newsdaemon@engage.pko.dec.com (USENET News Daemon)
  7. Organization: Digital Equipment Corporation
  8. References: <49596@shamash.cdc.com> <1992Nov17.032709.7216@kpc.com>
  9. Distribution: usa
  10. Date: Fri, 20 Nov 1992 01:33:12 GMT
  11. Lines: 29
  12.  
  13.  
  14. In article <1992Nov17.032709.7216@kpc.com>, tla@kpc.com (Tom Anderson) writes...
  15. >In article <49596@shamash.cdc.com> bjdunlop@shamash.cdc.com (Bruce Dunlop) writes:
  16. >>A company called Chronologic Simulation was mentioned as having a fast
  17. >>verilog compiler, in a previous post here.  Can someone give me their
  18. >>phone number?  Also, does anyone have any good/bad experiences with it?
  19. > 
  20. >A previous poster supplied the phone number, but I'll offer some comments.
  21. >Chronologic Simulation just went into production with their VCS (Verilog  
  22. >Compiled Simulator) and KPCI was one of several companies that participated
  23. >in the Beta testing.  Chronologic says that, with VCS, simulation execution 
  24. >time is sped up over Verilog-XL by a factor of 10-20 for typical RTL 
  25. >(synthesizable) models and up to 40 for pure behavioral models.  
  26. > 
  27. >We have tried several different simulations, all at the RTL level, and have
  28. >indeed seen 10-20x speedups over Verilog-XL.  We are now running a model 
  29. >with a 16x speedup, which pulls a nearly intolerable 12 hour simulation
  30. >down to well under an hour.  This fundamentally changes the way we can
  31. >approach the design verification process.  We have also seen VCS memory 
  32. >usage as little as one-tenth that of Verilog-XL.
  33. > 
  34. >VCS does not (yet) contains all the functionality of Verilog-XL, although
  35. >it took us only an hour or two to massage our model to work under VCS.
  36. >The main limitations are that it does not provide an interactive mode nor
  37. >all the PLI routines necessary to link to some third-party models.  But
  38. >given the performance gains we have seen, we are highly motivated to find 
  39. >workarounds to make VCS a part of design verification on future projects.
  40. > 
  41. >                        Tom Anderson
  42.