home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / lang / verilog / 434 < prev    next >
Encoding:
Text File  |  1992-11-18  |  1.4 KB  |  35 lines
  1. Newsgroups: comp.lang.verilog
  2. Path: sparky!uunet!utcsri!skule.ecf!torn!nott!bnrgate!bcrka451!swood
  3. From: swood@bnr.ca (Steve Wood)
  4. Subject:  Memory Addressing in verilog
  5. Message-ID: <1992Nov18.181933.10242@bcrka451.bnr.ca>
  6. Originator: swood@bcrks50
  7. Keywords:  address, register array, bounds check
  8. Sender: 5E00 Corkstown News Server
  9. Reply-To: swood@bnr.ca (Steve Wood)
  10. Organization: Bell-Northern Research, Ltd
  11. Date: Wed, 18 Nov 1992 18:19:33 GMT
  12. Lines: 21
  13.  
  14.  
  15. I am trying to write a behavioural model for a family of modular 1- and
  16. 2-port memories and am new to the verilog language.  
  17.  
  18. I have been experimenting with "writing" (i.e. procedural assignment to
  19. a memory register array) to the memory array with array index (address) set to "X".
  20. Such a condition is a serious error in a real memory, however verilog seems
  21. to ignore any out of range or unknown index when it is part of the LHS of a
  22. procedural assignment.
  23.  
  24. My question is: does verilog do any bounds checking on index values to register
  25.                 arrays or do I have to implement such checks myself?
  26. -- 
  27. regards,
  28.  
  29. ============================================================================================
  30. Steven Wood            Phone: 613-763-2830
  31. Memory Development        ESN:     6-393-2830
  32. Bell Northern Research          Email: swood@bnr.ca (internet)
  33. ============================================================================================
  34.  
  35.