home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8443 < prev    next >
Encoding:
Internet Message Format  |  1992-07-29  |  2.8 KB
  1. Path: sparky!uunet!darwin.sura.net!mips!sdd.hp.com!uakari.primate.wisc.edu!eng.ufl.edu!alpha.ee.ufl.edu!jon
  2. From: jon@alpha.ee.ufl.edu (Jon Mellott)
  3. Newsgroups: comp.arch
  4. Subject: Re: Cached DRAM from Mitsubishi
  5. Message-ID: <1992Jul30.003907.10654@eng.ufl.edu>
  6. Date: 30 Jul 92 00:39:07 GMT
  7. References: <1992Jul29.214908.7876@trantor.harris-atd.com> <1992Jul29.224223.22285@beaver.cs.washington.edu>
  8. Sender: news@eng.ufl.edu (Usenet Diskhog System)
  9. Organization: EE Dept at UF
  10. Lines: 44
  11.  
  12. In article <1992Jul29.224223.22285@beaver.cs.washington.edu>, noah@cs.washington.edu (Rick Noah Zucker) writes:
  13. |> In article <1992Jul29.214908.7876@trantor.harris-atd.com> dwilliam@jabba.ess.harris.com (David Williams) writes:
  14. |> >   I was flipping through the May issue of Electronic Design, and an
  15. |> >ad from Mitsubishi caught my eye.  They have a DRAM chip now available
  16. |> >with built-in cache.  This looks interesting - a 1M by 4 DRAM with a 
  17. |> >built-in 4K by 4 SRAM cache.  Apparently, the chip has an internal bus
  18. |> >that lets the SRAM cache do a line copy to/from the DRAM portion at
  19. |> >64 bits.  (16 x 4bit internal bus)  Speed is claimed to be 10ns when a
  20. |> >cache hit occurs, 70ns in case of a miss (actually, a miss causes a 
  21. |> >280ns DRAM cycle, but the SRAM can start doing stuff again in 70ns while
  22. |> >the DRAM is busy)
  23. |> 
  24. |>     This is a little unclear, and if you have more detailed
  25. |> information, please clarify my point.  You say that 70 ns after a cache
  26. |> miss, the SRAM can start doing stuff, but the DRAM is busy for another
  27. |> 210 ns.  Does this mean that you will get your data in 70 ns, but the
  28. |> DRAM is busy for another 210 ns because it has to write back the data you
  29. |> just read out?  Or does it mean that you can initiate another request in
  30. |> 70 ns?  That is, you can make another request to the chip, which will be
  31. |> satisfied if it is in the cache.
  32.  
  33. The vital statistics (for the -10 suffix devices) are:
  34. 1) Cache Hit Access/Cycle = 10ns/10ns
  35. 2) Cache Miss Access/Cycle = 70ns/280ns *
  36. 3) Direct Array Access/Cycle = 70ns/140ns
  37.  
  38. *: "Cache hit cycles can resume after one miss access time, while the copy-back
  39.     completes in the background."
  40.  
  41. Other interesting facts: This memory is synchronous (has a clock pin) and 
  42. offers a power down mode via stopping the clock. In power down mode the 
  43. part consumes 1 mW. Also, as you might have guessed, the 100 MHz hit cycle 
  44. time is a wee bit fast for a multiplexed row/column addressing scheme: 
  45. the device is packaged in a 44 pin TSOP type II package (obviously the 
  46. address lines are not multiplexed). The device is also available in a 
  47. reverse pin-out TSOP (to simplify layout of double sided memory 
  48. cards and SIMMs). The device is also available in -15 and -20 suffixes.
  49.  
  50. Hope this clarifies things.
  51.  
  52. Jon Mellott
  53. High Speed Digital Architecture Laboratory
  54. University of Florida
  55. (jon@alpha.ee.ufl.edu)
  56.