home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8296 < prev    next >
Encoding:
Internet Message Format  |  1992-07-25  |  1.5 KB
  1. Path: sparky!uunet!caen!zaphod.mps.ohio-state.edu!mips!mash
  2. From: mash@mips.com (John Mashey)
  3. Newsgroups: comp.arch
  4. Subject: Re: CISC Microcode (was Re: RISC Mainframe)
  5. Date: 24 Jul 1992 22:49:15 GMT
  6. Organization: MIPS Computer Systems, Inc.
  7. Lines: 22
  8. Message-ID: <l7127bINN6s5@spim.mips.com>
  9. References: <13v85hINN2og@rodan.UU.NET> <GLEW.92Jul23183353@pdx007.intel.com> <nmcad0g@rhyolite.wpd.sgi.com>
  10. NNTP-Posting-Host: winchester.mips.com
  11.  
  12. In article <nmcad0g@rhyolite.wpd.sgi.com> vjs@rhyolite.wpd.sgi.com (Vernon Schryver) writes:
  13. >>                      .  How about other worlds?  Which is more common,
  14. >> cache coherent or cache incoherent I/O?  I believe John Mashey already
  15. >> noted that on the R3000 I/O was non-coherent, but on the R4000 I/O is
  16. >> coherent.
  17.  
  18. >Without intending to contradict John, since I don't recall what he
  19. >wrote, please note that not all currently shipping R4000 systems have
  20. >coherent I/O.
  21.  
  22. I don't remember saying exactly this.
  23. 1) R3000 systems can be built with or without coherent I/O.
  24. 2) R4000 systems can be built with or without coherent I/O.
  25.  
  26. 3) People have usually tended to build uniprocessors without coherent
  27. I/O, for simplicity & lower cost, and multicprocessors at least
  28. sometimes with coherent I/O, to avoid complex cache flushing.
  29. -- 
  30. -john mashey    DISCLAIMER: <generic disclaimer, I speak for me only, etc>
  31. UUCP:      mash@mips.com [soon to be mash@sgi.com, but not quite moved yet].
  32. DDD:      408-524-7015,  or 524-8253
  33. USPS:    (soon) Silicon Graphics, 2011 N. Shoreline Blvd, Mountain View, CA 94043
  34.