home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8266 < prev    next >
Encoding:
Internet Message Format  |  1992-07-23  |  3.1 KB

  1. Path: sparky!uunet!olivea!veritas!amdcad!dvorak.amd.com!electron!scott
  2. From: scott@electron.amd.com (Scott McMahon)
  3. Newsgroups: comp.arch
  4. Subject: Re: CISC Microcode (was Re: RISC Mainframe)
  5. Keywords: interleaved memory systems, processor support
  6. Message-ID: <1992Jul24.045944.28448@dvorak.amd.com>
  7. Date: 24 Jul 92 04:59:44 GMT
  8. References: <2369@nic.cerf.net> <BruruF.2E4@zoo.toronto.edu> <2373@nic.cerf.net>
  9. Sender: usenet@dvorak.amd.com (Usenet News)
  10. Organization: Advanced Micro Devices, Austin TX.
  11. Lines: 56
  12.  
  13. In article <2373@nic.cerf.net> davsmith@nic.cerf.net (David Smith) writes:
  14. | In article <BruruF.2E4@zoo.toronto.edu> henry@zoo.toronto.edu (Henry Spencer) writes:
  15. | >Uh, you are very much behind the times.  Few modern CPUs will block waiting
  16. | >for a memory access unless/until they actually need the data.  Admittedly,
  17. | >a lot of them can't initiate another memory access meanwhile -- or at
  18. | >least, another data access -- but some can, and buses that support multiple
  19. | >simultaneous memory transactions are old news.  
  20. | Sigh...The dangers of simplifying for clarity.  I didn't feel like getting
  21. | into a long discussion of register scoreboarding and so forth.  However,
  22. | if it can't initiate another fetch then as far as the memory system is
  23. | concerned it's hanging on the first one.  That's the critical issue for a 
  24. | using an interleaved memory system.  
  25.  
  26. The Am29030 and Am29035 microprocessors support a feature called Early
  27. Addressing, which is similar to what you describe (I certainly think
  28. it is a good step in the right direction).
  29.  
  30. During burst transfers (instruction fetching, or load/store multiple
  31. operations) the processor is capable of providing addresses
  32. independent of the memory system's transfer acknowledge (RDY). Here is
  33. how how it works (an instruction fetch example will be given - the
  34. same applies for data accesses):
  35.  
  36.   1. The processor drives the REQ (REQuest), A(31:0) (Address), BURST
  37.      (BURST mode access), and other signals indicating an instruction
  38.      fetch is beginning.
  39.  
  40.   2. Before/during the return of the first instruction, the memory
  41.      system asserts the ERLYA (EaRLY Address) input. This causes the
  42.      processor to drive the address+8 on the next cycle. The only
  43.      other condition for entering the early address mode is that the
  44.      initial address be quad-word aligned (A(3:0) = 0). This is
  45.      *ALWAYS* the case at the beginning of an instruction fetch in the
  46.      Am29030/35. For data accesses not starting at a quad-word aligned
  47.      address, the processor increments addresses by 4 until the
  48.      alignment criteria is met. 
  49.  
  50.   3. The memory system now controls the incrementing of the address
  51.      bus independent of data transfer. When it returns an instruction
  52.      or data item it asserts RDY; when it wants the next address it
  53.      asserts ERLYA.
  54.  
  55. This feature was added to assist designers in interleaved memory
  56. systems. The intent is to provide all even-bank addresses as the
  57. memory system requires.
  58.  
  59. A two-way interleaved system is pretty trivial to design with this
  60. feature.
  61.  
  62. -Scott
  63. --
  64.     Scott McMahon
  65.     Advanced Processor Development, Am29030 Team
  66.     Advanced Micro Devices
  67.     scott@amd.com
  68.