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/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8263 < prev    next >
Encoding:
Text File  |  1992-07-23  |  1.1 KB  |  29 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!sun-barr!ames!sgi!rhyolite!vjs
  3. From: vjs@rhyolite.wpd.sgi.com (Vernon Schryver)
  4. Subject: Re: CISC Microcode (was Re: RISC Mainframe)
  5. Message-ID: <nmcad0g@rhyolite.wpd.sgi.com>
  6. Organization: Silicon Graphics, Inc.  Mountain View, CA
  7. References: <19920714.070713.843@almaden.ibm.com> <13v85hINN2og@rodan.UU.NET> <GLEW.92Jul23183353@pdx007.intel.com>
  8. Date: Fri, 24 Jul 1992 05:58:49 GMT
  9. Lines: 18
  10.  
  11. In article <GLEW.92Jul23183353@pdx007.intel.com>, glew@pdx007.intel.com (Andy Glew) writes:
  12. >     ...
  13. >                      .  How about other worlds?  Which is more common,
  14. > cache coherent or cache incoherent I/O?  I believe John Mashey already
  15. > noted that on the R3000 I/O was non-coherent, but on the R4000 I/O is
  16. > coherent.
  17.  
  18.  
  19. Without intending to contradict John, since I don't recall what he
  20. wrote, please note that not all currently shipping R4000 systems have
  21. coherent I/O.
  22.  
  23. The two I'm aquainted with (one may not be quite shipping yet--I don't
  24. know) have 128-byte wide, write-back caches that must be explicitly
  25. flushed and/or invalidated by driver software.
  26.  
  27.  
  28. Vernon Schryver,   vjs@sgi.com
  29.