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/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8258 < prev    next >
Encoding:
Text File  |  1992-07-23  |  1.4 KB  |  36 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!wupost!zaphod.mps.ohio-state.edu!sol.ctr.columbia.edu!eff!iWarp.intel.com|ichips!ichips!glew
  3. From: glew@pdx007.intel.com (Andy Glew)
  4. Subject: Re: CISC Microcode (was Re: RISC Mainframe)
  5. In-Reply-To: henry@zoo.toronto.edu's message of Sun, 19 Jul 1992 02:53:25 GMT
  6. Message-ID: <GLEW.92Jul23184629@pdx007.intel.com>
  7. Sender: news@ichips.intel.com (News Account)
  8. Organization: Intel Corp., Hillsboro, Oregon
  9. References: <9207081402.AA25575@ucbvax.Berkeley.EDU> <GLEW.92Jul12214745@pdx117.intel.com>
  10.     <BrE09F.4JK@metaflow.com> <1992Jul15.163217.434@urbana.mcd.mot.com>
  11.     <BrM813.Du5@zoo.toronto.edu>
  12. Date: Fri, 24 Jul 1992 02:46:29 GMT
  13. Lines: 21
  14.  
  15.  
  16.     It's not obvious why you need special instructions for it, however.
  17.     If I recall correctly, the first MIPS chips had the physical address
  18.     space in their kernel virtual space *twice*:  the second was uncached,
  19.     specifically so you could do things like bulk data copying without
  20.     trashing the cache.
  21.  
  22. By the way: creating virtual address aliases with different cache
  23. properties is a recipe for a complicated, expensive, and lower
  24. performance than it should be multilevel cache system.
  25.  
  26. --
  27.  
  28. Andy Glew, glew@ichips.intel.com
  29. Intel Corp., M/S JF1-19, 5200 NE Elam Young Pkwy, 
  30. Hillsboro, Oregon 97124-6497
  31.  
  32. This is a private posting; it does not indicate opinions or positions
  33. of Intel Corp.
  34.  
  35. Intel Inside (tm)
  36.