home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8248 < prev    next >
Encoding:
Internet Message Format  |  1992-07-23  |  1.2 KB
  1. Path: sparky!uunet!iWarp.intel.com|inews!doconnor
  2. From: doconnor@sedona.intel.com (Dennis O'Connor)
  3. Newsgroups: comp.arch
  4. Subject: Re: CISC Microcode (was Re: RISC Mainframe)
  5. Message-ID: <DOCONNOR.92Jul23141720@potato.sedona.intel.com>
  6. Date: 23 Jul 92 21:17:20 GMT
  7. References: <BrM8Gv.E3r@zoo.toronto.edu>
  8.     <ADAMS.92Jul21011202@PDV2.pdv2.fmr.maschinenbau.th-darmstadt.de>
  9.     <Brsx7o.G69@zoo.toronto.edu> <2369@nic.cerf.net>
  10. Sender: news@inews.intel.com
  11. Organization: Intel i960(tm) Architecture
  12. Lines: 14
  13. In-reply-to: davsmith@nic.cerf.net's message of 22 Jul 92 22:49:41 GMT
  14.  
  15.  
  16. davsmith@nic.cerf.net (David Smith) writes:
  17. ] All CPUs I have seen to date (not every CPU by any means - if you know
  18. ] of counter examples, please post) cannot do asynchronous address
  19. ] generation.  When they request a word of memory they want it *NOW* or
  20. ] within a cycle or two and will block until it arrives.
  21.  
  22. In the micrprocessor arena, two of the Intel i960(R) families
  23. military parts, the MM and MX, do support this. They use a split
  24. transaction bus that can have some number ( 4 ? ) of outstanding
  25. transactions active at any one time. But I think the motivation
  26. for doing this was shared-memory multi-processor architectures.
  27. --
  28. Dennis O'Connor            doconnor@sedona.intel.com
  29.