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Text File  |  1995-02-21  |  5.1 KB  |  97 lines
  1.  
  2.              INTEL PRESENTS P6 MICROARCHITECTURE DETAILS
  3.           Technical Paper Highlights "Dynamic Execution" Design
  4.  
  5. SAN FRANCISCO, Calif., Feb. 16, 1995  -- Intel Corporation today disclosed
  6. details of the first fruit of a parallel engineering effort, the
  7. next-generation P6 microprocessor, at an engineering conference here. The
  8. presentation of technical details follows the delivery of first working
  9. samples to OEMs.
  10.  
  11.     The 5.5-million transistor chip will deliver the highest level of
  12. processor performance for the Intel Architecture when systems using the
  13. chip begin to ship in the second half of this year.  P6 will achieve this
  14. performance using a unique combination of technologies known as Dynamic
  15. Execution.
  16.  
  17.      P6 microarchitecture details were presented by Intel at the IEEE
  18. International Solid State Circuits Conference (ISSCC), an annual industry
  19. gathering where technical innovations are showcased and discussed.  Details
  20. on P6's unique approach to high-performance processing, described
  21. collectively as Dynamic Execution, were presented by Dr. Robert Colwell, P6
  22. architecture manager, at ISSCC.
  23.  
  24.     Colwell explained that this architectural enhancement is the next
  25. step beyond the superscalar advance implemented in the PentiumĪ“ processor.
  26. Dynamic Execution is a combination of technologies -- multiple branch
  27. prediction, data flow analysis and speculative execution -- that is
  28. constantly feeding P6's data-crunching units.  Intel engineers were able to
  29. implement Dynamic Execution by analyzing how billions of lines of code in
  30. software programs are typically executed by processors.  Collectively, these
  31. technologies allow the P6 to operate as an efficient information factory.
  32.  
  33.     Multiple branch prediction increases the amount of work available
  34. for the microprocessor to execute.  Data flow analysis schedules the
  35. instructions to be executed when ready, independent of the original
  36. program order.  Speculative execution allows the P6 to keep its superscalar
  37. engine as busy as possible by executing instructions that are likely to
  38. be needed.
  39.  
  40.     With these technologies, the P6 can efficiently analyze much larger
  41. sections of incoming program flow than any previous PC processor, swiftly
  42. allocate internal resources, and intelligently optimize work that can be
  43. done in parallel.  Consequently, more data can be processed in a given time
  44. period.
  45.  
  46. Parallel Design Teams Learn From Each Other
  47.  
  48.     The concept of P6's Dynamic Execution engine began in 1990, when
  49. today's mainstream Pentium(r) processor was still just a software simulation.
  50.  
  51.     "Intel's use of parallel engineering teams for chip design has
  52. compressed delivery cycles of new generations of chips, cutting the time
  53. about in half," said Albert Yu, senior vice president and general manager,
  54. Microprocessor Products Group.  "As a result, computer users will have some
  55. of the most powerful, low-cost engines at hand to enrich the desktop
  56. with software and other capabilities we only imagined five years ago," he
  57. said.
  58.  
  59.     Yu said the Oregon-based P6 design team, building on the knowledge
  60. gained from the Pentium processor design, embarked on an innovative
  61. system-level solution to the next-generation processor involving the
  62. processor, cache (high-speed supporting memory), and bus (the transport
  63. mechanism that keeps data flowing into and out of the processor).  "This
  64. approach will ensure that computers built around P6 will be able to take
  65. advantage of the chip's processing power when it is introduced as a
  66. commercial product later this year," he said.
  67.  
  68.     The system-level approach means the P6 will be the first high-volume
  69. microprocessor with two die in a single package.  A dual-cavity, standard
  70. PGA package contains a P6 die and a companion level two (L2) cache die.  The
  71. two chips communicate using a highly-optimized bus which contributes to high
  72. performance by tightly-coupling the processor to its primary data source.
  73.  
  74. Additional Features
  75.  
  76.     In addition to providing new levels of performance, the P6 will
  77. contain new features which will greatly simplify the design of
  78. multiprocessor systems and improve overall system reliability.  Among
  79. applications that will benefit greatly from this processing power are:
  80. desktop applications such as image processing, speech recognition,
  81. software-only videoconferencing and multimedia authoring, and server
  82. applications such as transaction and database processing.
  83.  
  84.     At introduction in the second half of this year, the P6 processor
  85. will operate at 133 MHz and will use a power supply of 2.9 volts.  The low
  86. voltage also contributes to low power dissipation, which is expected to be
  87. only about 14 watts, typically, for the processor and L2 cache combined.
  88. Complete performance and power dissipation information will also be
  89. available at that time, although estimated performance has been measured
  90. at more than 200 SPECint92 on a prototype system, twice the performance of
  91. today's fastest Pentium processor.
  92.  
  93.     Intel, the world's largest chip maker, is also a leading manufacturer
  94. of personal computer, networking and communications products.
  95.  
  96.                                ###
  97.