home *** CD-ROM | disk | FTP | other *** search
/ PC World Komputer 1997 February / PCWK0297.iso / technika / simic / examples / snl.doc < prev   
Encoding:
Text File  |  1993-11-09  |  7.2 KB  |  168 lines
  1.  
  2.     (c) Copyright 1992 Genashor Corp.  All Rights Reserved.
  3.  
  4.     The following summary should help you understand the accompanying 
  5.     network description (.net) files.   The SIMIC User's Guide contains
  6.     a complete description of SIMIC's Network Description Language (SNL).
  7.  
  8.     This file also contains descriptions of all SIMIC primitives used in 
  9.     these demonstration circuits.
  10.  
  11.  
  12.  
  13.     Structure Of Circuit Descriptions
  14.     ---------------------------------
  15.  
  16.     Network topology is specified in the !LOGICAL section of the network
  17.     description file. SIMIC supports a general hierarchical network 
  18.     description capability, where the top-level circuit (the "main 
  19.     type") and constituent subcircuits (macros) consist of:
  20.         (a) a TYPE statement, which specifies the macro's input, 
  21.             output, and bidirectional (bus) ports and, optionally, 
  22.             their electrical characteristics, followed by
  23.         (b) one or more PART statements, which specify the macro's 
  24.             internal elements and their interconnections. The internal
  25.             elements can either be SIMIC primitives or instances of 
  26.             other macros.
  27.  
  28.     Normally, each statement is logically terminated by a carriage-
  29.     return (or newline). Long statements that require more than one 
  30.     line may be continued by placing a dollar sign ($) at the end of
  31.     each line to be continued.
  32.  
  33.     Comments may be added inside of, and between, macro definitions; they
  34.     follow the "COMMENT=" or "C=" keyword.
  35.  
  36.  
  37.  
  38.     TYPE And PART Statements Contain Keyword-Fields
  39.     -----------------------------------------------
  40.  
  41.     Each TYPE and PART statement contains keyword-fields separated by
  42.     whitespace - either spaces or tabs. For example, the TYPE statement
  43.     in demonstration file bushold.net is:
  44.         Type=bushold  I=EnA,DataA,EnB,DataB  O=E  Olod=1
  45.     This statement begins the definition of the circuit.  The first
  46.     keyword field, "Type=bushold" specifies    the circuit type (or name) 
  47.     as "bushold".  The second keyword-field, "I=EnA,DataA,EnB,DataB",
  48.     specifies this macro's four input pins; "EnA", "DataA", "EnB", and 
  49.     "DataB".  The third keyword-field, "O=E", specifies this macro's
  50.     single output pin, named "E". The last keyword-field, "Olod=1",
  51.     specifies that the load associated with output pin E is 1.
  52.  
  53.     Each PART statement following the TYPE statement describes a component
  54.     in the macro. The PART statement assigns the component a unique 
  55.     instance name within the macro, specifies the component's type (either
  56.     a SIMIC primitive or the name of another macro), and names the signals
  57.     connected to the component's input, output, and bidirectional (bus)
  58.     pins. The PART statement may optionally specify component electrical
  59.     characteristics such as output delays, pin loading, and output drive.
  60.     For example, the first component of the bushold circuit can be
  61.     specified as:
  62.         Part=u1  Type=tpadn  I=EnA,DataA  O=Bus  Odel=Del10
  63.     The first keyword-field, "Part=u1", assigns the name "u1" to this 
  64.     component. The second keyword-field, "Type=tpadn", specifies that
  65.     this component is a tpadn, a SIMIC primitive. The third keyword-field,
  66.     "I=EnA,DataA", specifies the two input signals (which are also 
  67.     connected to the identically-named macro pins). The third keyword-
  68.     field, "O=Bus", specifies that the internal signal named "Bus" is 
  69.     connected to this component's output. Finally, the keyword-field 
  70.     "Odel=Del10" specifies that the global delay table named "Del10" 
  71.     describes the delay characteristics of this output.
  72.     
  73.  
  74.  
  75.     !FORMAT Statements Eliminate Entry Of Most Keywords
  76.     ---------------------------------------------------
  77.  
  78.     Since most PART statements will, with minor exception, contain the 
  79.     same keywords, it should not be necessary to enter these common keywords
  80.     in every PART statement. The !FORMAT statement informs SIMIC of the
  81.     keyword-field order in all PART statements that follow it. Keywords
  82.     need only be entered for those PART statements that deviate from the
  83.     !FORMAT specification.
  84.  
  85.     For example, the statement:
  86.         !FORMAT Part=  Type=  I=  O= Odel=
  87.     inform SIMIC that all keyword-fields should be expected to occur in
  88.     the specified order (first the "Part=" keyword-field, then the
  89.     "Type=" keyword-field, etc.). If a subsequent PART statement exactly
  90.     utilizes these keyword-fields in this specified order, only the right-
  91.     sides of the keyword-fields need be specified. Otherwise, complete
  92.     keyword-fields should be specified. Thus, having described this format,
  93.     the first component of the bushold circuit can be instantiated with:
  94.         u1    tpadn    EnA,DataA    Bus      Del10
  95.     which is equivalent to:
  96.         Part=u1  Type=tpadn  I=EnA,DataA  O=Bus  Odel=Del10
  97.  
  98.     PART statements containing keyword-fields other than those specified
  99.     in the !FORMAT statement can be handled most conveniently by first
  100.     specifying these keyword-fields last. For example, the last component
  101.     instantiation in the bushold circuit
  102.         u5    and    Bus        E    Del10 Ilod=1
  103.     adds the keyword-field "Ilod=1", and is equivalent to the statement
  104.         Part=u5  Type=and  I=Bus  O=E  Odel=Del10  Ilod=1
  105.  
  106.  
  107.  
  108.  
  109.     Keywords Used In Demonstration Network Description Files
  110.     --------------------------------------------------------
  111.  
  112.     B         specifies bidirectionals
  113.     BLOD         specifies loading at bidirectionals (default is zero)
  114.     I         specifies inputs
  115.     ILOD         specifies loadint at inputs (default is zero)
  116.     O         specifies outputs
  117.     OCHANGE        specifies the value of (identical) rise and fall delays 
  118.                 (constant or load-dependent - default is zero)
  119.     ODEL         specifies delay by referencing global delay table names
  120.     ODRIVE         specifies output drive (POWER-RAIL, DRIVING, RESISTIVE,
  121.                 or FLOATING -- default is DRIVING)
  122.     OFALL         specifies fall delay (constant or load-dependent 
  123.                 - default is zero)
  124.     OLOD         specifies loading at outputs (default is zero)
  125.     ORISE         specifies rise delay (constant or load-dependent 
  126.                 - default is zero)
  127.     PART         specifies component instance name
  128.     TIMING-CHECKS    specifies flip-flop timing checks
  129.     TYPE         specifies macro name in TYPE statements, instance type
  130.                 in PART statements
  131.  
  132.  
  133.  
  134.  
  135.     SIMIC Primitives Used In Demonstration Network Description Files
  136.     ----------------------------------------------------------------
  137.  
  138.     AND    AND gate (1 <= number of inputs <= 32767)
  139.     BTGN    ideal (resistanceless) switch having two bidirectional pins
  140.             and one control input; switch is ON (bidirectional
  141.             pins are connected) when the control input is logic-1,
  142.             and OFF when the control input is logic-0.
  143.     DPCF    positive-edge-triggered D-flip-flop with active-low RESET and
  144.             SET asynchronous inputs. input ordering is NR,NS,CL,D.
  145.             output ordering is Q,NQ (the NQ output is optional)
  146.     INV    inverter
  147.     NAND    NAND gate (1 <= number of inputs <= 32767)
  148.     NOR    NOR gate (1 <= number of inputs <= 32767)
  149.     TNCF    negative-edge-triggered T-flip-flop with active-low RESET and
  150.             SET asynchronous inputs. input ordering is NR,NS,CL.
  151.             output ordering is Q,NQ (the NQ output is optional)
  152.     TPADN    tristating driver with two inputs and one outut. input ordering
  153.             is EN,D. when EN is logic-1, the output is assigned the
  154.             value of the D input. when EN is logic-0, the output
  155.             tristates.
  156.  
  157.  
  158.  
  159.  
  160.  
  161.     Reserved Signal Names
  162.     ---------------------
  163.  
  164.     Two signal names are reserved for special signals:
  165.     ONE    - logic-1
  166.     ZERO    - logic-0
  167.  
  168.