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Text File  |  1993-11-09  |  846 b   |  24 lines
  1. !Documentation
  2.     (c) Copyright 1993 Genashor Corp.  All rights reserved.
  3.  
  4.     This circuit demonstrates a number of features of the Simic
  5.     Fault simulator.  Including the resolution of potential detections
  6.     and the removal of undetectable faults.
  7.  
  8.     The circuit is a Johnson counter (shift register with complementary
  9.     feedback) containing positive edge triggered D flip-flops with
  10.     active low asynchronous SET and RESET inputs.  These inputs,
  11.     tied to the normally high signal, Inactive, are disabled, and
  12.     topologically invisible elements are introduced.
  13. !Logical
  14. !Format    Part=     Type=    I=                O=
  15. Type=Fcount I=Clear,Clock O=Q3
  16.     Back     Nor    Clear,Q3
  17.     F1     Dpcf    Inactive,Inactive,Clock,Back    Q1
  18.     F2     Dpcf    Inactive,Inactive,Clock,Q1    Q2
  19.     F3     Dpcf    Inactive,Inactive,Clock,Q2    Q3
  20.     Q1bar     Inv    Q1
  21.     Oops     Nand    Q1bar,Back
  22.     Inactive Inv    ZERO
  23.  
  24.