home *** CD-ROM | disk | FTP | other *** search
/ OS/2 Shareware BBS: 11 Util / 11-Util.zip / pcicf119.zip / 80867192.PCI < prev    next >
Text File  |  1998-06-27  |  7KB  |  205 lines
  1. %! Detailed register description file for PCICFG.EXE by Ralf Brown
  2. %!
  3. %! Filename 80867190.PCI = Vendor 8086h, Device 7190h (Intel 440BX PCI-Host)
  4. %! Last Edit 18jun98 by Ralf Brown
  5. %!
  6.  
  7. !begin
  8. 82443BX Registers in detail:
  9.  
  10.  Programmable Attribute Map
  11. \tC000-C3FF: %[5A:2]{-C}%[5A:1]{-W}%[5A:0]{-R}\tD000-D3FF: %[5C:2]{-C}%[5C:1]{-W}%[5C:0]{-R}\tE000-E3FF: %[5E:2]{-C}%[5E:1]{-W}%[5E:0]{-R}%
  12. \tF000-FFFF: %[59:6]{-C}%[59:5]{-W}%[59:4]{-R}
  13. \tC400-C7FF: %[5A:6]{-C}%[5A:5]{-W}%[5A:4]{-R}\tD400-D7FF: %[5C:6]{-C}%[5C:5]{-W}%[5C:4]{-R}\tE400-E7FF: %[5E:6]{-C}%[5E:5]{-W}%[5E:4]{-R}
  14. \tC800-CBFF: %[5B:2]{-C}%[5B:1]{-W}%[5B:0]{-R}\tD800-DBFF: %[5D:2]{-C}%[5D:1]{-W}%[5D:0]{-R}\tE800-EBFF: %[5F:2]{-C}%[5F:1]{-W}%[5F:0]{-R}
  15. \tCC00-CFFF: %[5B:6]{-C}%[5B:5]{-W}%[5B:4]{-R}\tDC00-DFFF: %[5D:6]{-C}%[5D:5]{-W}%[5D:4]{-R}\tEC00-EFFF: %[5F:6]{-C}%[5F:5]{-W}%[5F:4]{-R}%
  16. \t8000-9FFF: %[59:2]{-C}%[59:1]{-W}%[59:0]{-R}
  17.  
  18.  DRAM type:        %[57:4-3]|EDO;SDRAM;registered SDRAM;reserved|\t\trefresh rate: %[57:2-0](refresh)
  19.  DRAM Row Boundaries:    %[60*8]4dM %[61*8]4dM %[62*8]4dM %[63*8]4dM %[64*8]4dM %[65*8]4dM %[66*8]4dM %[67*8]4dM 
  20.  SDRAM Type:        %[50:24](ECC) %[50:25](ECC) %[50:26](ECC) %[50:27](ECC) %[50:28](ECC) %[50:29](ECC) %[50:30](ECC) %[50:31](ECC) 
  21.    Row Page Size:    %[74:1-0](PS) %[74:3-2](PS) %[74:5-4](PS) %[74:7-6](PS) %[74:9-8](PS) %[74:11-10](PS) %[74:13-12](PS) %[74:15-14](PS)
  22.    Banks per Row:    %[78:8](BpR) %[78:9](BpR) %[78:10](BpR) %[78:11](BpR) %[78:12](BpR) %[78:13](BpR) %[78:14](BpR) %[78:15](BpR)
  23.  EDO DRAM timing:    add one RASx# wait = %[58:1]y, add one wait to first CASx# = %[58:0]y
  24.  SDRAM timing (clks):    Leadoff=%[76:3]|4;3|, CAS# latency=%[76:2]|3;2|, RAS-to-CAS=%[76:1]|3;2|, RAS# prechg=%[76:0]|3;2|
  25.  SDRAM mode select:    %[76:7-5](MS)\tDRAM Idle Timer: %[78:3-0](DIT)
  26.  DRAM data asserted:    %[50:18]|one clock after;on same clock as| snoop
  27.  Fixed DRAM Hole:    %[68:7-6]|none    ;512K-640K;15M-16M;reserved|\tModuleMode: %[57:5|76:4](MM)
  28.  WSC# handshake:    %[50:15]Ed\t\tECC signals always driven for EDO: %[50:17]y
  29.  IDSEL redirection:    %[50:16]|IDSEL1/AD12;IDSEL7/AD18|\tHost/DRAM frequency: %[50:13-12]|100 MHz;reserved;66 MHz;reserved|
  30.  AGP-to-PCI access:    %[50:11]ed  \tPCI-agent access to aperture: %[50:10]Ed
  31.  Graphics Aperture:    %[50:9]ed  \tDRAM integrity mode: %[50:8-7](integ)
  32.  ECC diagnostics mode:    %[50:6]ed  \tMDA on PCI/ISA: %[50:5]|absent;present|
  33.  Posting Host USWC:    %[50:3]ed  \tIn-Order Queue depth: %[50:2]|1;maximum|
  34.  
  35.  SMRAM Control:        SMM Space %[72:6]/Open/ %[72:5]/Closed/ %[72:4]/Locked/ %[72:3]/Enabled/ at %[72:2-0<12+32768]4x
  36.  Ext. SMRAM Control:    Using %[73:7]|compatible;high| SMRAM; TSEG (%[73:0]ed) is %[73:2-1]|128K;256K;512K;1M|
  37.             SMRAM cacheable: %[73:5]/globally/ %[73:4]/L1/ %[73:3]/L2/
  38.             have %[73:6]|not ;|detected non-SMM access to closed SMRAM
  39.  Power Management:    enable %[7A:7]/SDRAM powerdown,/ %[7A:6]/ACPI ctrl reg,/ %[7A:4]/normal refresh/
  40.             quick-start %[7A:3]ed, dynamic clock gating %[7A:2]ed
  41.             AGP %[7A:1]Ed, CPU reset w/o PCIRST %[7A:0]ed
  42.             suspend refresh type is %[7A:5]|self-refresh;CBR|
  43.  Suspend CBR Refresh:    automatic rate adjustment %[7B:12]ed, rate = %[7B:11-0]d
  44.  
  45.  Error Address:        error address %[80:31-12<12]8x, %[80:1]/multi-bit//%[80:0]/single-bit/ error
  46.  Error Command:        enable SERR# on: %[90:7]/AGP outs. aperture/ %[90:6]/inv AGP DRAM access/
  47.               %[90:5]/invalid GATT/ %[90:4]/Target Abort/ %[90:3]/Thermal Throttle/
  48.               %[90:1]/multi-bit error/ %[90:0]/single-bit error/
  49.             SERR# mode: %[90:2]|single PCI clock;level mode|
  50.  Error Status:        detected %[91:12]/Read//%[91:11]/Write/ thermal throttle
  51.               %[91:10]/AGP outside aperture/ %[91:9]/inv AGP DRAM access/ %[91:8]/invalid GATT/
  52.               %[91:4]/multi-bit error/ (row %[91:7-5]d), %[91:0]/single-bit error/ (row %[91:3-1]d)
  53.  
  54.  AGP Control:        AGP %[A8:8]ed, sideband addr %[A8:9]ed, %[A8:1-0](AGPxfer) xfer rate
  55.             forced ordering of snoop-writes/AGP reads is %[B0:15]Ed
  56.             Graphics Aperture write/AGP read sync is %[B0:13]ed
  57.             Graphics Translation Lookaside Buffer is %[B0:7]ed
  58.             Aperture Size Mask (bits 27-22) = %[B4:5-0]6b
  59.             Graphics Aperture Translation Table at %[B8:31-12<12]8x
  60.             AGP Jam Latch: %[F0:8]/weak//%[F0:9]/strng/ pull-up, %[F0:6]/weak//%[F0:7]/strng/ pull-down
  61.  
  62.  DRAM Write Thermal Throttling Control:        Read        Write
  63.     Global DRAM Write Sampling Window (ms):     %[E8:13-6<2]d\t\t%[E4:13-6<2]d 
  64.     Global QWORD Threshold:             %[E8:37-26*215]d\t\t%[E0:37-26*215]d
  65.     Throttle Time (* sampling window length):     %[E8:25-20]d\t\t%[E0:25-20]d
  66.     Throttle Monitoring Window (DRAM CLKs):     %[E8:19-13<4]d\t\t%[E0:19-13<4]d
  67.     Throttle QWORD Maximum:             %[E8:12-3]d\t\t%[E0:12-3]d
  68.     DRAM Throttle Mode:             %[E8:2-0](throt)\t\t%[E0:2-0](throt)
  69.     lock: %[E4:31]Y
  70.  
  71.  Memory Buffers (Speed x Strength):
  72.     MAA[13:0],WEA#,SRASA#,SCASA#            %[CA:22](Spd)x%[69:39-38](Str1)
  73.     MAB[12:11,9:0],MAB[13,10],WEB#,SRASB#,SCABS#    %[CA:21](Spd)x%[69:37-36](Str1)
  74.     MD[63:0] control 1                    %[CA:19](Spd)x%[69:33-32](Str2)
  75.     MD[63:0] control 2                    %[CA:20](Spd)x%[69:35-34](Str2)
  76.     MECC[7:0] control 1                    %[CA:17](Spd)x%[69:29-28](Str2)
  77.     MECC[7:0] control 2                    %[CA:18](Spd)x%[69:31-30](Str2)
  78.     CSB7#/CKE5                        %[CA:16](Spd)x%[69:27-26](Str1)
  79.     CSA7#/CKE3                        %[CA:15](Spd)x%[69:25-24](Str1)
  80.     CSB6#/CKE4                        %[CA:14](Spd)x%[69:23-22](Str1)
  81.     CSA6#/CKE2                        %[CA:13](Spd)x%[69:21-20](Str1)
  82.     CSA5#/RASA5#, CSB5#/RASB5#                %[CA:12](Spd)x%[69:19](Str3)
  83.     CSA4#/RASA4#, CSB4#/RASB4#                %[CA:11](Spd)x%[69:18](Str3)
  84.     CSA3#/RASA3#, CSB3#/RASB3#                %[CA:10](Spd)x%[69:17](Str3)
  85.     CSA2#/RASA2#, CSB2#/RASB2#                %[CA:9](Spd)x%[69:16](Str3)
  86.     CSA1#/RASA1#, CSB1#/RASB1#                %[CA:8](Spd)x%[69:15](Str3)
  87.     CSA0#/RASA0#, CSB0#/RASB0#                %[CA:7](Spd)x%[69:14](Str3)
  88.     DQMA5/CASA5#                    %[CA:6](Spd)x%[69:13-12](Str4)
  89.     DQMA1/CASA1#                    %[CA:5](Spd)x%[69:11-10](Str1)
  90.     DQMB5/CASB5#                    %[CA:4](Spd)x%[69:9-8](Str4)
  91.     DQMB1/CASB1#                    %[CA:3](Spd)x%[69:7-6](Str4)
  92.     DQMA[7:6,4:2,0]/CASA[7:6,4:2,0]#            %[CA:2](Spd)x%[69:5-4](Str1)
  93.     CKE1/GCKE                        %[CA:1](Spd)x%[69:3-2](Str1)
  94.     CKE0/FENA                        %[CA:0](Spd)x%[69:1-0](Str1)
  95. !end
  96.  
  97. !enum refresh
  98. disabled
  99. 15.6 us
  100. 31.2 us
  101. 62.4 us
  102. 124.8 us
  103. 249.6 us
  104. reserved
  105. !end
  106.  
  107. !enum ECC
  108. \  ECC
  109. noECC
  110. !end
  111.  
  112. !enum PS
  113. \ 2 KB
  114. \ 4 KB
  115. \ 8 KB
  116. \ rsvd
  117. !end
  118.  
  119. !enum BpR
  120. \ two \
  121. \ four
  122. !end
  123.  
  124. !enum integ
  125. non-ECC
  126. parity
  127. ECC
  128. ECC w/ hw scrubbing
  129. !end
  130.  
  131. !enum MS
  132. normal operation
  133. issue NOP commands
  134. All-Banks-Precharge
  135. mode register set
  136. CBR cycles
  137. reserved
  138. !end
  139.  
  140. !enum MM
  141. 3 DIMMs, powerdown enabled
  142. 4 DIMMs, no power-down
  143. 3 DIMMs, no power-down
  144. 3 DIMMs, no power-down
  145. !end
  146.  
  147. !enum DIT
  148. 0 clocks
  149. 2 clocks
  150. 4 clocks
  151. 8 clocks
  152. 10 clocks
  153. 12 clocks
  154. 16 clocks
  155. 32 clocks
  156. infinite
  157. !end
  158.  
  159. !enum throt
  160. rsvd
  161. rsvd
  162. rsvd
  163. rsvd
  164. normal
  165. rsvd
  166. !end
  167.  
  168. !enum Spd
  169. \ 66 MHz \
  170. 100 MHz \
  171. !end
  172.  
  173. !enum Str1
  174. 1 (66/100)
  175. rsvd
  176. 2 (66/100)
  177. 3 (66/100)
  178. !end
  179.  
  180. !enum Str2
  181. 1 (66/100)
  182. rsvd
  183. 2 (66/100)
  184. 3 (100 only)
  185. !end
  186.  
  187. !enum Str3
  188. 1 (66/100)
  189. 2 (66/100)
  190. !end
  191.  
  192. !enum Str4
  193. 1 (66/100)
  194. rsvd
  195. 2 (66/100)
  196. 3 (66 only)
  197. !end
  198.  
  199. !enum AGPxfer
  200. default
  201. 1x
  202. 2x
  203. illegal
  204. !end
  205.