home *** CD-ROM | disk | FTP | other *** search
/ OS/2 Shareware BBS: 5 Edit / 05-Edit.zip / jed098-4.zip / JED / LIB / VERILOG.SL < prev    next >
Text File  |  1997-02-01  |  1KB  |  37 lines
  1. $1 = "VERILOG";
  2.  
  3. create_syntax_table ($1);
  4. define_syntax ("//","",'%', $1);
  5. define_syntax ("([{", ")]}", '(', $1);
  6. define_syntax ('"', '"', $1);
  7. %define_syntax ('\'', '\'', $1);
  8. define_syntax ('\$', '\\', $1);
  9. define_syntax ('\`', '\\', $1);
  10. define_syntax ("0-9a-zA-Z_", 'w', $1);        % words
  11. define_syntax ("-+0-9a-FA-F.xXL", '0', $1);   % Numbers
  12. define_syntax (",;.?:=<>", ',', $1);
  13. define_syntax ('#', '#', $1);
  14. define_syntax ("%-+/&*<>|!~^", '+', $1);
  15. set_syntax_flags ($1, 8);
  16.  
  17. () = define_keywords ($1, "IFINISOFTOifinisofto", 2);
  18. () = define_keywords ($1, "ANDENDFORMAXMINOUTUSEandendformaxminoutreguse", 3);
  19. () = define_keywords ($1, "ELSELOOPPORTTHENelseloopportthenwire", 4);
  20. () = define_keywords ($1, "BEGINELSIFbeginelsifinput", 5);
  21. () = define_keywords ($1, "BUFFERDOWNTOENTITYMODULERETURNSIGNALbufferdowntoentitymoduleoutputreturnsignal", 6);
  22. () = define_keywords ($1, "GENERICLIBRARYPACKAGEPROCESSgenericinitiallibrarypackageprocessspecify", 7);
  23. () = define_keywords ($1, "CONSTANTFUNCTION", 8);
  24. () = define_keywords ($1, "COMPONENTcomponentendmoduleparameterspecparam", 9);
  25. () = define_keywords ($1, "endspecify", 10);
  26. () = define_keywords ($1, "ARCHITECTUREarchitecture", 12);
  27. () = define_keywords ($1, "CONFIGURATIONconfiguration", 13);
  28.  
  29. define verilog_mode ()
  30. {
  31.    variable kmap = "VERILOG";
  32.  
  33.    set_mode(kmap, 0x28);
  34.    use_syntax_table (kmap);
  35.    runhooks("verilog_mode_hook");
  36. }
  37.