home *** CD-ROM | disk | FTP | other *** search
/ Archive Magazine 1996 / ARCHIVE_96.iso / discs / mag_discs / volume_9 / issue_07 / heardnet / StrongSpec < prev    next >
Text File  |  1996-02-28  |  8KB  |  205 lines
  1. <Digital Equipment Corporation>
  2.  
  3. <Digital Semiconductor>
  4.  
  5.  
  6. <SA-110 microprocessor>
  7.  
  8. Description 
  9.  
  10. The Digital Semiconductor SA-110 microprocessor (SA-110) is the first
  11. member of the StrongARM family of high-performance, low-power
  12. microprocessors. The SA-110 is the latest implementation of Advanced
  13. RISC Machines Ltd. (ARM) Version 4 architecture and offers significant
  14. advances in microprocessor design. The SA-110 has been designed to
  15. further extend the ARM family as the world's leading source of
  16. low-power, high-performance RISC processors for embedded consumer
  17. markets such as smart hand-held devices and interactive digital video. 
  18.  
  19. The SA-110 is a general-purpose, 32-bit microprocessor with a 16KB
  20. instruction cache (Icache); a 16KB, write-back data cache (Dcache); a
  21. write buffer; and a memory-management unit (MMU) combined in a single
  22. chip. The five-stage pipeline distributes tasks evenly over time to
  23. remove bottlenecks, ensuring high throughput for the core logic. The
  24. SA-110 offers high-level RISC performance, yet it ensures minimal
  25. power consumption, making it ideal for portable, low-cost systems. 
  26.  
  27. The SA-110 onchip MMU supports a conventional 2-level page-table
  28. structure, with a number of extensions, which makes it ideal for
  29. embedded control systems and object-oriented systems. These features
  30. result in a high instruction throughput and impressive real-time
  31. response for a small and cost-effective chip. 
  32.  
  33. Features 
  34.   * Internal clock nominal frequencies
  35.     - 100 MHz @ 1.65 V
  36.     - 160 MHz @ 1.65 V
  37.     - 200 MHz @ 2.0 V
  38.   * High-performance benchmarks (est.)
  39.     - 115 V2.1 Dhrystone MIPS (100)
  40.     - 185 V2.1 Dhrystone MIPS (160)
  41.     - 230 V2.1 Dhrystone MIPS (200)
  42.   * Onchip phase-locked loop (PLL) referenced from a
  43.     3.68-MHz external oscillator 
  44.   * Five-stage pipeline sequences tasks evenly for
  45.     high performance 
  46.   * MMU support for virtual memory systems 
  47.   * Write buffer to improve system performance 
  48.   * Onchip, 32-way, set-associative cache
  49.     - 16KB instruction cache
  50.     - 16KB write-back data cache
  51.   * Big and little endian operating modes 
  52.   * Static operation with low power use 
  53.   * 3.3 V I/O interface with independent programmable
  54.     bus clock 
  55.   * Power-down modes: idle and sleep 
  56.   * Fast interrupt response less than 1 ms for real-time
  57.     applications 
  58.   * Excellent support for high-level languages, including
  59.     exceptional code density 
  60.   * Support for IEEE 1149.1 test interface port 
  61.   * Packaged in a 144-pin thin quad flat pack (TQFP)
  62.  
  63. Applications 
  64.  
  65.   * Smart hand-held devices
  66.     - Personal digital assistant (PDA)
  67.     - Next-generation cellular telephone
  68.     - Organizer
  69.     - Pager
  70.   * Video conference equipment 
  71.   * High-performance real-time systems
  72.     - Disk drives
  73.     - Data communications equipment
  74.   * Interactive digital video
  75.     - Video games
  76.     - Internet browsers
  77.     - Set-tops
  78.  
  79. Microarchitecture 
  80.  
  81. The SA-110 microprocessor is a high-performance implementation of
  82. Advanced RISC Machine's ARM  Version 4 architecture specification. The
  83. following sections provide an overview of the chip's 
  84. microarchitecture and major functional units. 
  85.  
  86. Bus interface logic 
  87.  
  88. The bus interface logic, consisting of the control logic and the
  89. address register, controls the bus interface  and unplanned events
  90. such as interrupts, resets, and aborts. The bus interface logic can
  91. also enable or  disable wrapping of read transactions and merging of
  92. write transactions.  
  93.  
  94. The bus interface can be configured to run synchronously or
  95. asynchronously to the core logic. In  synchronous mode, the bus
  96. interface clock speed is the core clock rate divided by a programmable
  97. integer  value from 2 to 9 (maximum of 66 MHz).  In asynchronous mode,
  98. the bus interface clock, from 1 MHz to  66 MHz, is supplied by an
  99. external source. 
  100.  
  101. Write buffer 
  102.  
  103. The SA-110 has an 8-entry write buffer with each entry able to contain
  104. 1 byte to 16 bytes. The write buffer  can be enabled or disabled by
  105. software. The write buffer is further controlled by a bit in the MMU
  106. page  tables; so the MMU must be enabled before the write buffer can
  107. be used. Software can cause the write  buffer to be flushed. 
  108.  
  109. Core logic 
  110.  
  111. The core logic fetches and executes instructions by using a five-stage
  112. pipeline. The five stages are: fetch,  decode, arithmetic logic unit
  113. (ALU), cache, and write-back. This pipeline arrangement, using the
  114. onchip  ALU, distributes tasks evenly in time and so contributes to
  115. the high performance of the core logic.  The  ARM architecture
  116. supports 30 general-purpose registers, 1 program counter, and 6 status
  117. registers.  There  are 16 general-purpose registers (including the PC
  118. register) and 1 or 2 status registers visible at any one  time. The
  119. processor operating mode determines which registers are visible.  The
  120. core logic executes the  ARM instruction set, which supports
  121. straightforward assembly language code programming. It does not 
  122. depend upon sophisticated compilers to manage complicated instruction
  123. interdependence.  The instruction  set has eight instruction classes: 
  124.  
  125.   * Two instruction classes use the onchip ALU, barrel shifter, and
  126.     multiplier to perform high-speed operations on the data in a bank
  127.     of 16 logical (31 physical) 32-bit registers.  
  128.   * Three instruction classes control data transfer between memory and
  129.     the registers. The classes are optimized for flexible addressing,
  130.     rapid context switching, and swapping data. 
  131.   * Two instruction classes control execution flow and execution privilege level.  
  132.   * One instruction class accesses the privileged state of the SA-110. 
  133.  
  134. Memory-management units 
  135.  
  136. The SA-110 has two memory-management units: instruction (IMMU) and
  137. data (DMMU).  Separate  translation lookaside buffers (TLBs) are
  138. implemented for the instruction and data streams. The TLBs each  have
  139. 32 entries that can each map a segment, a large page, or a small page.
  140. The TLB entry replacement  algorithm is round-robin. The data TLB
  141. supports both the flush-all and the flush-single-entry function, 
  142. while the instruction TLB supports only the flush-all function.
  143. Memory-management exceptions preserve  the base address registers,
  144. eliminating the need for "fix-up" code. 
  145.  
  146. Cache 
  147.  
  148. The SA-110 has a 16KB, 32-way, set-associative Icache with 32-byte
  149. blocks and a 16KB, 32-way,  set-associative, write-back Dcache with
  150. 32-byte blocks. 
  151.  
  152. Instruction cache 
  153.  
  154. The Icache supports the flush-all-entry function, and the replacement
  155. algorithm is round-robin within a  set. The Icache can be enabled or
  156. disabled independent of the memory-management function. When  memory
  157. management is disabled, the Icache control logic considers all memory
  158. to be cacheable. 
  159.  
  160. Data cache 
  161.  
  162. The write-back Dcache supports the flush-all-entry, flush-entry, and
  163. copyback-en try functions. The  copyback-all function is not provided
  164. in hardware but can be provided by software. The Dcache entries  are
  165. allocated with read transactions and the entry replacement logic uses
  166. a round-robin algorithm. 
  167.  
  168. Clocks 
  169.  
  170. The SA-110 receives a 3.68-MHz clock from a crystal-based clock
  171. generator.  The SA-110 uses an  internal phase-locked loop (PLL) to
  172. multiply the frequency by a variable multiplier to produce a 
  173. high-speed clock. The high-speed clock is then divided internally by a
  174. configurable ratio to provide a  system clock for synchronous
  175. operation. The 3.68-MHz oscillator and PLL run constantly in normal
  176. and  idle mode. 
  177.  
  178. Boundary-scan test logic 
  179.  
  180. The SA-110 boundary-scan interface provides for driving and sampling
  181. all the external pins of the device  except np wrslp, irrespective of
  182. the core logic state. This ability permits testing of: 
  183.  
  184.   * SA-110 electrical connections to the circuit board 
  185.   * Integrity of connections between devices having a similar interface on the circuit board
  186.  
  187. Ordering Information 
  188.  
  189. Part          Frequency       Order #
  190.  
  191. SA-110        100MHz          21281-BA
  192. SA-110        160MHz          21281-AA
  193. SA-110        200MHz          21281-CA
  194. To Order Now: 
  195.  
  196. For U.S./Canada, contact your local Manufacturer's Representative 
  197. Outside U.S./Canada, contact your local Distributor
  198.  
  199. For Additional Information: 
  200.  
  201.   * SA-110 Microprocessor Product Brief (Postscript  format) 
  202.   * To Order Additional Literature 
  203.  
  204.  
  205.