home *** CD-ROM | disk | FTP | other *** search
/ ftp.barnyard.co.uk / 2015.02.ftp.barnyard.co.uk.tar / ftp.barnyard.co.uk / cpm / walnut-creek-CDROM / SIMTEL / HITECH-C / MOTOROLA.EXE / 05-1ISET.TBL < prev    next >
Text File  |  1993-04-21  |  7KB  |  272 lines
  1. table 6 0
  2. 6805/68HC05 Instruction Set-
  3. OPCODE    MNEMONIC    ADDRESSING    OPERATION    MODE    CLK
  4. _
  5. A9 ii    ADC    #ii    Add with Carry memory to A    IMM    2
  6. B9 dd    ADC    dd        DIR    3
  7. C9 hh ll    ADC    hhll        EXT    4
  8. D9 ee ff    ADC    eeff,X        IX2    5
  9. E9 ff    ADC    ff,X        IX1    4
  10. F9    ADC    ,X        IX    3
  11. _
  12. AB ii    ADD    #ii    Add memory to A    IMM    2
  13. BB dd    ADD    dd        DIR    3
  14. CB hh ll    ADD    hhll        EXT    4
  15. DB ee ff    ADD    eeff,X        IX2    5
  16. EB ff    ADD    ff,X        IX1    4
  17. FB    ADD    ,X        IX    3
  18. _
  19. A4 ii    AND    #ii    Logical AND memory with A    IMM    2
  20. B4 dd    AND    dd        DIR    3
  21. C4 hh ll    AND    hhll        EXT    4
  22. D4 ee ff    AND    eeff,X        IX2    5
  23. E4 ff    AND    ff,X        IX1    4
  24. F4    AND    ,X        IX    3
  25. _
  26. 38 dd    ASL    dd    Arithmetic Shift Left    DIR    5
  27. 48    ASLA            INHA    3
  28. 58    ASLX            INHX    3
  29. 68 ff    ASL    ff,X        IX1    6
  30. 78    ASL    ,X        IX    5
  31. _
  32. 37 dd    ASR    dd    Arithmetic Shift Right    DIR    5
  33. 47    ASRA            INHA    3
  34. 57    ASRX            INHX    3
  35. 67 ff    ASR    ff,X        IX1    6
  36. 77    ASR    ,X        IX    5
  37. _
  38. 24 rr    BCC    rr    Branch if Carry Clear    REL    3
  39. _
  40. 11 dd    BCLR    0,dd    Clear Bit 0    DIR    5
  41. 13 dd    BCLR    1,dd    Clear Bit 1    DIR    5
  42. 15 dd    BCLR    2,dd    Clear Bit 2    DIR    5
  43. 17 dd    BCLR    3,dd    Clear Bit 3    DIR    5
  44. 19 dd    BCLR    4,dd    Clear Bit 4    DIR    5
  45. 1B dd    BCLR    5,dd    Clear Bit 5    DIR    5
  46. 1D dd    BCLR    6,dd    Clear Bit 6    DIR    5
  47. 1F dd    BCLR    7,dd    Clear Bit 7    DIR    5
  48. _
  49. 25 rr    BCS    rr    Branch if Carry Set    REL    3
  50. 27 rr    BEQ    rr    Branch if Equal    REL    3
  51. 28 rr    BHCC    rr    Branch if Half Carry Set    REL    3
  52. 29 rr    BHCS    rr    Branch if Half Carry Clear    REL    3
  53. 22 rr    BHI    rr    Branch if Higher    REL    3
  54. 24 rr    BHS    rr    Branch if Higher or Same    REL    3
  55. 2F rr    BIH    rr    Branch if /IRQ Pin is High    REL    3
  56. 2E rr    BIL    rr    Branch if /IRQ Pin is Low    REL    3
  57. _
  58. A5 ii    BIT    #ii    Bit Test memory with A    IMM    2
  59. B5 dd    BIT    dd        DIR    3
  60. C5 hh ll    BIT    hhll        EXT    4
  61. D5 ee ff    BIT    eeff,X        IX2    5
  62. E5 ff    BIT    ff,X        IX1    4
  63. F5    BIT    ,X        IX    3
  64. _
  65. 25 rr    BLO    rr    Branch if Lower    REL    3
  66. 23 rr    BLS    rr    Branch if Lower or Same    REL    3
  67. 2C rr    BMC    rr    Branch if I bit is Clear    REL    3
  68. 2B rr    BMI    rr    Branch if Minus    REL    3
  69. 2D rr    BMS    rr    Branch if I bit is Set    REL    3
  70. 26 rr    BNE    rr    Branch if Not Equal    REL    3
  71. 2A rr    BPL    rr    Branch if Plus    REL    3
  72. 20 rr    BRA    rr    Branch Always    REL    3
  73. _
  74. 01 dd rr    BRCLR    0,dd,rr    Branch if Bit 0 is Clear    REL    5
  75. 03 dd rr    BRCLR    1,dd,rr    Branch if Bit 1 is Clear    REL    5
  76. 05 dd rr    BRCLR    2,dd,rr    Branch if Bit 2 is Clear    REL    5
  77. 07 dd rr    BRCLR    3,dd,rr    Branch if Bit 3 is Clear    REL    5
  78. 09 dd rr    BRCLR    4,dd,rr    Branch if Bit 4 is Clear    REL    5
  79. 0B dd rr    BRCLR    5,dd,rr    Branch if Bit 5 is Clear    REL    5
  80. 0D dd rr    BRCLR    6,dd,rr    Branch if Bit 6 is Clear    REL    5
  81. 0F dd rr    BRCLR    7,dd,rr    Branch if Bit 7 is Clear    REL    5
  82. _
  83. 21 rr    BRN    rr    Branch Never    REL    3
  84. _
  85. 00 dd rr    BRSET    0,dd,rr    Branch if Bit 0 is Set    REL    5
  86. 02 dd rr    BRSET    1,dd,rr    Branch if Bit 1 is Set    REL    5
  87. 04 dd rr    BRSET    2,dd,rr    Branch if Bit 2 is Set    REL    5
  88. 06 dd rr    BRSET    3,dd,rr    Branch if Bit 3 is Set    REL    5
  89. 08 dd rr    BRSET    4,dd,rr    Branch if Bit 4 is Set    REL    5
  90. 0A dd rr    BRSET    5,dd,rr    Branch if Bit 5 is Set    REL    5
  91. 0C dd rr    BRSET    6,dd,rr    Branch if Bit 6 is Set    REL    5
  92. 0E dd rr    BRSET    7,dd,rr    Branch if Bit 7 is Set    REL    5
  93. _
  94. 10 dd    BSET    0,dd    Set Bit 0    DIR    5
  95. 12 dd    BSET    1,dd    Set Bit 1    DIR    5
  96. 14 dd    BSET    2,dd    Set Bit 2    DIR    5
  97. 16 dd    BSET    3,dd    Set Bit 3    DIR    5
  98. 18 dd    BSET    4,dd    Set Bit 4    DIR    5
  99. 1A dd    BSET    5,dd    Set Bit 5    DIR    5
  100. 1C dd    BSET    6,dd    Set Bit 6    DIR    5
  101. 1E dd    BSET    7,dd    Set Bit 7    DIR    5
  102. _
  103. AD rr    BSR    rr    Branch to Subroutine    DIR    6
  104. _
  105. 98    CLC        Clear Carry Bit    INH    2
  106. 9A    CLI        Clear I Bit    INH    2
  107. _
  108. 3F dd    CLR    dd    Clear    DIR    5
  109. 4F    CLRA            INHA    3
  110. 5F    CLRX            INHX    3
  111. 6F ff    CLR    ff,X        IX1    6
  112. 7F    CLR    ,X        IX    5
  113. _
  114. A1 ii    CMP    #ii    Compare A with memory    IMM    2
  115. B1 dd    CMP    dd        DIR    3
  116. C1 hh ll    CMP    hhll        EXT    4
  117. D1 ee ff    CMP    eeff,X        IX2    5
  118. E1 ff    CMP    ff,X        IX1    4
  119. F1    CMP    ,X        IX    3
  120. _
  121. 33 dd    COM    dd    1's Complement    DIR    5
  122. 43    COMA            INHA    3
  123. 53    COMX            INHX    3
  124. 63 ff    COM    ff,X        IX1    6
  125. 73    COM    ,X        IX    5
  126. _
  127. A3 ii    CPX    #ii    Compare X with memory    IMM    2
  128. B3 dd    CPX    dd        DIR    3
  129. C3 hh ll    CPX    hhll        EXT    4
  130. D3 ee ff    CPX    eeff,X        IX2    5
  131. E3 ff    CPX    ff,X        IX1    4
  132. F3    CPX    ,X        IX    3
  133. _
  134. 3A dd    DEC    dd    Decrement    DIR    5
  135. 4A    DECA            INHA    3
  136. 5A    DECX            INHX    3
  137. 5A    DEX            INHX    3
  138. 6A ff    DEC    ff,X        IX1    6
  139. 7A    DEC    ,X        IX    5
  140. _
  141. A8 ii    EOR    #ii    Exclusive OR A with memory    IMM    2
  142. B8 dd    EOR    dd        DIR    3
  143. C8 hh ll    EOR    hhll        EXT    4
  144. D8 ee ff    EOR    eeff,X        IX2    5
  145. E8 ff    EOR    ff,X        IX1    4
  146. F8    EOR    ,X        IX    3
  147. _
  148. 3C dd    INC    dd    Increment    DIR    5
  149. 4C    INCA            INHA    3
  150. 5C    INCX            INHX    3
  151. 5C    INX            INHX    3
  152. 6C ff    INC    ff,X        IX1    6
  153. 7C    INC    ,X        IX    5
  154. _
  155. BC dd    JMP    dd    Jump    DIR    2
  156. CC hh ll    JMP    hhll        EXT    3
  157. DC ee ff    JMP    eeff,X        IX2    4
  158. EC ff    JMP    ff,X        IX1    3
  159. FC    JMP    ,X        IX    2
  160. _
  161. BD dd    JSR    dd    Jump to Subroutine    DIR    5
  162. CD hh ll    JSR    hhll        EXT    6
  163. DD ee ff    JSR    eeff,X        IX2    7
  164. ED ff    JSR    ff,X        IX1    6
  165. FD    JSR    ,X        IX    5
  166. _
  167. A6 ii    LDA    #ii    Load A from memory    IMM    2
  168. B6 dd    LDA    dd        DIR    3
  169. C6 hh ll    LDA    hhll        EXT    4
  170. D6 ee ff    LDA    eeff,X        IX2    5
  171. E6 ff    LDA    ff,X        IX1    4
  172. F6    LDA    ,X        IX    3
  173. _
  174. AE ii    LDX    #ii    Load X from memory    IMM    2
  175. BE dd    LDX    dd        DIR    3
  176. CE hh ll    LDX    hhll        EXT    4
  177. DE ee ff    LDX    eeff,X        IX2    5
  178. EE ff    LDX    ff,X        IX1    4
  179. FE    LDX    ,X        IX    3
  180. _
  181. 38 dd    LSL    dd    Logical Shift Left    DIR    5
  182. 48    LSLA            INHA    3
  183. 58    LSLX            INHX    3
  184. 68 ff    LSL    ff,X        IX1    6
  185. 78    LSL    ,X        IX    5
  186. _
  187. 34 dd    LSR    dd    Logical Shift Right    DIR    5
  188. 44    LSRA            INHA    3
  189. 54    LSRX            INHX    3
  190. 64 ff    LSR    ff,X        IX1    6
  191. 74    LSR    ,X        IX    5
  192. _
  193. 42    MUL        Unsigned 8 x 8 Multiply    INH    11
  194. _
  195. 30 dd    NEG    dd    Negate (2's Complement)    DIR    5
  196. 40    NEGA            INHA    3
  197. 50    NEGX            INHX    3
  198. 60 ff    NEG    ff,X        IX1    6
  199. 70    NEG    ,X        IX    5
  200. _
  201. 9D    NOP        No Operation    INH    2
  202. _
  203. AA ii    ORA    #ii    Logical OR memory with A    IMM    2
  204. BA dd    ORA    dd        DIR    3
  205. CA hh ll    ORA    hhll        EXT    4
  206. DA ee ff    ORA    eeff,X        IX2    5
  207. EA ff    ORA    ff,X        IX1    4
  208. FA    ORA    ,X        IX    3
  209. _
  210. 39 dd    ROL    dd    Rotate Left through Carry    DIR    5
  211. 49    ROLA            INHA    3
  212. 59    ROLX            INHX    3
  213. 69 ff    ROL    ff,X        IX1    6
  214. 79    ROL    ,X        IX    5
  215. _
  216. 36 dd    ROR    dd    Rotate Right through Carry    DIR    5
  217. 46    RORA            INHA    3
  218. 56    RORX            INHX    3
  219. 66 ff    ROR    ff,X        IX1    6
  220. 76    ROR    ,X        IX    5
  221. _
  222. 9C    RSP        Reset Stack Pointer to $FF    INH    2
  223. _
  224. 80    RTI        Return from Interrupt    INH    9
  225. _
  226. 81    RTS        Return from Subroutine    INH    6
  227. _
  228. A2 ii    SBC    #ii    Subtract with Carry from A    IMM    2
  229. B2 dd    SBC    dd        DIR    3
  230. C2 hh ll    SBC    hhll        EXT    4
  231. D2 ee ff    SBC    eeff,X        IX2    5
  232. E2 ff    SBC    ff,X        IX1    4
  233. F2    SBC    ,X        IX    3
  234. _
  235. 99    SEC        Set Carry Bit    INH    2
  236. 9B    SEI        Set I Bit    INH    2
  237. _
  238. B7 dd    STA    dd    Store A to memory    DIR    4
  239. C7 hh ll    STA    hhll        EXT    5
  240. D7 ee ff    STA    eeff,X        IX2    6
  241. E7 ff    STA    ff,X        IX1    5
  242. F7    STA    ,X        IX    4
  243. _
  244. 8E    STOP        Enable Interrupts, Stop    INH    2
  245. _
  246. BF dd    STX    dd    Store X to memory    DIR    4
  247. CF hh ll    STX    hhll        EXT    5
  248. DF ee ff    STX    eeff,X        IX2    6
  249. EF ff    STX    ff,X        IX1    5
  250. FF    STX    ,X        IX    4
  251. _
  252. A0 ii    SUB    #ii    Subtract from A    IMM    2
  253. B0 dd    SUB    dd        DIR    3
  254. C0 hh ll    SUB    hhll        EXT    4
  255. D0 ee ff    SUB    eeff,X        IX2    5
  256. E0 ff    SUB    ff,X        IX1    4
  257. F0    SUB    ,X        IX    3
  258. _
  259. 83    SWI        Software Interrupt    INH    10
  260. _
  261. 97    TAX        Transfer A to X    INH    2
  262. _
  263. 3D dd    TST    dd    Test for Negative or Zero    DIR    4
  264. 4D    TSTA            INHA    3
  265. 5D    TSTX            INHX    3
  266. 6D ff    TST    ff,X        IX1    5
  267. 7D    TST    ,X        IX    4
  268. _
  269. 9F    TXA        Transfer X to A    INH    2
  270. _
  271. 8F    WAIT        Enable Interrupts, Halt    INH    2
  272.